ESD Technology 经典资料(第一部分).docVIP

ESD Technology 经典资料（1） 第一部分 目录 第一章 简介 (Introduction) 2 第二章 静电放电的模式以及工业测试标准 4 2.1 人体放电模式 (Human-Body Model, HBM) : 4 2.2 机器放电模式 (Machine Model, MM) 5 2.3 组件充电模式 (Charged-Device Model, CDM) 6 2.4 电场感应模式(Field-Induced Model, FIM) 8 第三章 静电放电的测试 8 3.1 静电放电测试组合 9 3.1.1 I/O Pin的静电放电测试 9 3.1.2 Pin-to-Pin的静电放电测试 10 3.1.3 VDD-to-VSS的静电放电测试 10 3.1.4 Analog Pin的静电放电测试 11 3.1.5 CDM的静电放电测试 11 3.2 静电放电测试方式 12 3.3 静电放电故障判断 13 3.4 静电放电测试结果的判读 13 第四章 静电放电防护设计的基本概念 14 4.1 防护电路之设计概念 14 4.2 防护组件之选用 16 4.3 静电放电防护电路的实例 17 第五章 传输线触波产生器系统(TLPG System) 19 前言： 19 5.1 传输线触波原理 21 5.1.1 具有电阻负载的传输线 21 5.1.2 终端开路且具初始充电的传输线 22 5.1.3 传输线触波产生器的基本原理 23 5.2 传输线触波产生器(TLPG)的组装 24 5.2.1 传输线触波产生器的组合 24 5.2.1.1 终端极化区 25 5.2.1.2 传输线区 26 5.2.1.3 传输线触波产生器控制盒 26 5.2.1.4 电源供应器 26 5.2.1.5 待测组件探测区 27 5.2.1.6 量测仪器 27 5.2.2 传输线触波产生器的验证 27 5.3 传输线触波产生器的应用 28 5.4 TLPG的组装实例 30 第六章 互补式金氧半集成电路之静电放电防护技术 32 6.1 前言 32 6.2 制程上(Process Level)的改进方法 33 6.2.1 ESD-Implant Process(防静电放电布植制程) 33 6.2.2 Silicided-Diffusion Blocking Process (金属硅化物扩散层分隔制程) 35 6.3 组件上(Device Level)的改进方法 37 6.3.1 LVTSCR组件 37 6.3.2 互补式LVTSCR组件的设计 39 6.3.3 高噪声免疫力的LVTSCR组件 44 6.4 电路上(Circuit Level)的改进方法 51 6.4.1 闸极耦合(Gate-Couple)技术 51 6.4.2 互补式的闸极耦合静电放电防护电路 52 6.4.3 闸极耦合互补式LVTSCR静电放电防护电路 55 6.4.4 实验数据 58 第七章 全芯片防护设计 61 7.1 内部异常损伤的问题 61 7.1.1 输入脚/输出脚的ESD测试 61 7.1.2 ? 脚对脚的ESD测试 63 7.1.3 VDD脚对VSS脚的ESD测试 65 7.2 VDD与VSS间的ESD防护 66 7.2.1 VDD与VSS间的寄生组件 66 7.2.2 先前的防护技术 67 7.2.3 改进的设计方式 68 7.2.4 电源在线杂散电容/电阻的效应 69 7.3 先进制程对ESD拑制电路的影响 72 7.3.1 先进制程的影响 72 7.3.2 改善措施 73 7.4 节省面积的创新设计 74 7.5 在Mixed-Mode IC的应用 81 7.6? 结论 85 第八章 静电放电防护设计之案例探讨 85 8.1? 组件充电模式之防护设计 (CDM ESD Protection) 86 8.2 动态浮接闸级之ESD防护技术 90 第九章 静电放电防护技术相关之美国专利与研究论文 99 US Patents and Research Papers on the ESD Protection Techniques 99 9.1 ESD相关之美国专利 99 9.2 ESD相关之研究论文 99 第十章 结 论 100 ESD Links 100 第一章 简介 (Introduction) 在互补式金氧半(CMOS)集成电路中，随着量产制程的演进，组件的尺寸已缩减到深次微米(deep-submicron)阶段，以增进集成电路(IC)的性能及运算速度，以及降低每颗芯片的制造成本。但随着组件尺寸的缩减，却出现一些可靠度的问题。在次微米技术中，为了克服所谓热载子(Hot-Carrier)问题而发展出LDD(Lightly-Doped Drain)制程与结构; 为了降