第八讲：计数器电路设计与实现精选.ppt

计数器电路设计与实现 赵杰 讨论主题： 10进制计数器 6进制计数器 60进制计数器 数字跑表模块 计数器设计 计数器 计数器对时钟脉冲进行计数 以递增计数器为例，介绍其Verilog HDL设计方法 递增计数器基本引脚： 时钟输入端：clk 复位端： rst 计数使然端：en 计数输出端：cnt 计数器设计代码 module cnt(en,rst,clk,cnt); input en,rst,clk; output [3:0] cnt; reg [3:0] cnt; always@(posedge clk or posedge rst) begin if(rst==1’b1) cnt=4’b0000; else if(en==1’b1) cnt=cnt + 1; else; end endmodule 问题： 设计一个10进制计数器。 设计一个6进制计数器。 用一个10进制计数器和一个6进制计数器构建一个60进制计数器，请画出设计框图，并完成Verilog HDL设计 设计框图 10进制计数器仿真波形： 60进制计数器仿真波形： 思考： 上述60进制计数器是否存在问题？ 如果仿真波形存在bug，请大家思考问题出在哪里？如何解决？ 设计方案 接口信号定义 计数器是一种典型的时序器件，常用于对时钟脉冲的个数进行计数，还用于定时，分频，产生同步脉冲 按触发方式分：同步计数器和异步计数器 Verilog HDL最容易实现计数器设计就是cnt=cnt+1 60进制计数器 6进制计数器仿真波形： 百分秒 计数器 秒计数器 分计数器 flag1 flag2 pause 跑表模块 clk reset ms_h ms_l s_h s_l m_h m_l