具有应变沟道及EOT+12nm高性能栅长22nm+CMOS器件研究.pdfVIP

2005年11月 第十四届全国半导体集成电路、硅材料学术会议 珠海 具有应变沟道及EOT1．2nm高性能栅长 22nm CMOS器件 徐秋霞钱鹤段晓峰木韩郑生刘明刘海华水王大海李海欧 中国科学院微电子研究所，北京100029 木中国科学院物理研究所， 北京100080 摘要：当CMOS器件特征尺寸降到亚30纳米时，器件物理、半导体技术将会遇到一系列 难以逾越的壁垒。针对小尺寸器件面临的严重的短沟道效应和驱动电流下降、关态漏电流 上升等严峻挑战，本文深入研究了亚30纳米CMOS关键工艺技术，特别是提出了一种新的 低成本的提高空穴迁移率的技术一Ge预非晶化S／D延伸区诱生沟道应变技术，它使栅长 90纳米PMOS空穴有效迁移率在低场下提高32％。而且有效迁移率的改善，随器件特征尺 寸缩小而增强。大角度会聚束电子衍射分析表明，在沟道区相应的压形变高达一3．6％。在 集成技术优化的基础上，研制成功了高性能栅长22纳米应变沟道CMOS器件及栅长27纳 米CMOS 硅化物。 一、前言 近几十年来，集成电路一直依照摩尔定律每三年特征尺寸缩小0．7倍，集成度翻两 番的速度飞速发展，半导体产业获得了巨大成功，引领着知识化、信息化社会的发展。当 前产业发展的目标仍在于获得更高的单元集成度和电路速度，更低的单位功能的功耗和成 本。实现上述目标的主要途径是不断缩小器件和连线的特征尺寸。据2003年美国半导体 米及以下技术代时将会遇到一系列难以逾越的壁垒，这些挑战主要表现在某些参量，如电 源电压和阈值电压的不可等比例缩小造成的困难(如严重的SCE，过大的IOFF，ION减少， 功耗过大等)，器件物理的限制(如短沟道效应、高场效应、杂质涨落、量子效应等)和 基础工艺技术的限制(如光刻、超薄栅介质、超浅高浓度和超陡的结、低阻互连等)。为 了克服上述挑战，以实现预期的目标，有两条途径可以选择：一条是依靠新结构、新材料 的导入来延续硅基时代，但离实际应用还有较大距离；另～条是力求在平面MOS器件设计 和关键技术方面获得新突破，缓解物理和技术限制，尽可能延长摩尔定律寿命，满足近10 年工业大生产发展的迫切需要。本文着重讨论了我们沿第一条途径开展的亚30nm器件及 CMOS器 其关键工艺技术的研究，采用多项创新的关键技术，研制成功了高性能栅长22nm 件和栅长27nmCMOS 32分频器电路(其中栅长嵌入了201级环形振荡器)。 二、 器件制造 表1给出了栅长22nmCMOS器件研制的主要工艺流程，其中有创意的关键技术将在下节重 点展开。图!给出了研制成功的栅长22nm器件的SEM剖面照片。 2005年11月 第十四届全国半导体集成电路、硅材料学术会议 珠海 nm 表1栅长22CMOS器件研制主要流程 WeIIdefinition Field oxide(LOCOS) LaterallocalSSRchannel doping 1”implantation gateoxynitride Poly—Si Gate paRem SideWall—1 GeP．AIS／Dextension S／Dlow energyimplantation Sidewall．2 S／Dimplantation R．TA NiSALICⅡ)E Metallization nm 图1栅长22CMOS器件SEM剖面照片 三、器件技术特征 当栅长缩小到亚25纳米时，短沟道效应(SCE)的抑制和驱动电流(ION)的提高是两大 关键。这是由于为抑制SCE需要增加沟道掺杂浓度(5×1018am一3)，这将引起10N下降， 同时小尺寸器