第六章-时序逻辑电路的分析和设计PPT.ppt

数 字 电 子 技 术;第六章 时序逻辑电路分析和设计;教学基本要求;6.1 时序逻辑电路的基本概念;6.1 时序逻辑电路的基本概念;2、异步时序电路与同步时序电路;输出方程: O＝f1(I，Sn) ;;状态转换真值表;;状态表;;6.2 时序逻辑电路的分析;时序逻辑电路分析的任务：;6.2.1 分析同步时序逻辑电路的一般步骤:;例1 试分析如图所示时序电路的逻辑功能。;(2) 根据电路列出三个方程组;(3) 根据状态方程组和输出方程列出状态表;(4) 画出状态图;;(6) 逻辑功能分析;例2 试分析如图所示时序电路的逻辑功能。;;3.列出其状态转换表，画出状态转换图和波形图;状态图 ;;;例3 分析下图所示的同步时序电路。 ;得状态方程;3. 画出状态图;3. 画出时序图;由状态图可见，电路的有效状态是三位循环码。 从时序图可看出，电路正常工作时，各触发器的Q端轮流出现 一个宽度为一个CP周期脉冲信号,循环周期为3TCP。电路的功能为脉冲分配器或节拍脉冲产生器。;6.3 同步时序逻辑电路的设计;6.3 同步时序逻辑电路的设计;6.3.1 设计同步时序逻辑电路的一般步骤;①明确电路的输入条件和相应的输出要求，分别确定输入变量和输出变量的数目和符号。时钟脉冲CP(CP)一般不作为输入变量考虑。 ②找出所有可能的状态，并用字母a、b、c…或S0、S1、S2 …等表示，分别以上述状态为现态，考察在每一个可能的输入组合作用下，应转入哪个状态及相应的输出；以此类推，直到把每一个状态的输出和向下一个可能转换的状态全部找出后，则建立其原始状态图。;状态图 ;(2)状态化简-----求出最简状态图 ；;(3) 状态分配（状态编码）; (7)判断所设计的电路能否自启动。 有些同步时序电路设计中会出现没有用到的无效状态,当电路上电后有可能陷入这些无效状态而不能退出,因此,设计的最后一步应检查电路是否能进入有效状态,即是否具有自启动能力。如果不能自启动,则需修改设计。 ;例1 用D触发器设计一个8421 BCD码同步十进制加计数器。; 8421码同步十进制加计数器的状态表;0;画出各触发器激励信号的卡诺图;画出完全状态图;画出逻辑图;图中,各触发器的直接置0端为低电平有效,计数器正常工作时应使RESET 输入??保持为高电平 如果要求电路必须从0000开始计数,则可将复位电路连接在RESET 输入端。在开始计数前使RESET产生低电平脉冲,强制使四个触发器进入0000的初始状态,等RESET=1后再开始计数。;;例2:;;;3、状态分配; 5. 求激励方程和输出方程; ; 6. 根据激励方程和输出方程画出逻辑图,并检查自启动能力;当 = 10时; 为了避免输出信号出现错误，化简时，一般不将任意项画在包围圈内。;输出方程;如果发现所设计的电路不能自启动,则应修改设计。方法:在 激励信号卡诺图的包围圈中,对无关项的处理做适当修改,即 原来取1圈入包围圈的,可试取0而不圈入包围圈,与上述对输 出Y的处理方法类似。于是,得到新的激励方程组和逻辑图, 再检查其自启动能力,直到能自启动为止。;例；用D触发器设计状态变化满足下面状态图的时序逻辑电路;;f / 1;;状态转换真值表; ;画出逻辑电路;画出完整的状态图，检查所设计的计数器能否自启动.;分析状态转换时必须考虑各触发器的时钟信号作用情况 异步电路中,由于各个触发器只有在时钟输入CPn(或CPn)端的 相应脉冲作用时,才有可能改变状态。因此,在分析状态转换时, 应先列出各个触发器时钟信号的逻辑表达式,由此分别确定各触 发器的CPn(或CPn)端是否有时钟信号的作用。;一. 异步时序逻辑电路的分析方法：;例1 分析如图所示异步电路; 2. 列状态表、画状态图、波形图;; 也可把该电路看作一个序列信号发生器。输出序列脉冲信号Z的重复周期为 4TCP，脉宽为 1TCP。 ;6.5 若干典型的时序逻辑集成电路;1、 寄存器;8位CMOS寄存器74HC374;8位CMOS寄存器74HC/HCT374;8位CMOS寄存器74LV374;2、 移位寄存器;(1) 基本移位寄存器;D3=Q2n ; 1 0 1 1;DSI =1101,从高位开始输入;左移寄存器;（2）典型集成电路;概 述;2、计数器的分类：;同步计数器;(1) 异步二进制计数器---4位异步二进制加法计数器;每来一个CP的下降沿时，FF0向相反的状态翻转一次；;结论:;②典型集成电路 中规模集成电路74HC/HCT393中集成了两个4位异步二进