［精品］数字钟的设计与制作［毕业论文，毕业设计］.docVIP

《计算机组成原理》课程设计报告 数字钟的设计与制作 摘 要 EDA技术采用硬件描述语言VHDL按模块化方式进行设计进行编程VHDL语言实现整系统结构简单，使用方便功能齐全，精度高，具有一定的开发价值。 关键字 1 引 言 随着发展，1.1课题的背景、目的 本次设计的目的就是在掌握EDA实验开发系统的初步使用基础上，EDA技术，加深对计算机体系结构的理解。通过学习的VHDL语言结合电子电路的设计知识理论联系实际，掌握所学的课程知识，学习VHDL基本单元电路的综合设计应用。通过对的设计，巩固和综合运用，理论联系实际，提高IC设计能力，提高分析、解决计算机技术实际问题的独立工作能力。通过课程设计深入理解，达到课程设计的目标。1.2 设计的EDA工具对进行仿真验证分为 2 EDA、VHDL简介 2.1 EDA技术 2.2 硬件描述语言——VHDL ★ VHDL的简介 ★ VHDL语言的特点 ★ VHDL的设计流程 3 数字钟设计 3.1数字钟的工作原理 数字钟是一个将“ 时”，“分”，“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时，显示满刻度为23时59分59秒，另外应有校时功能和一些显示星期、报时、停电查看时间等附加功能。因此，一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”，“星期”计数器、校时电路、报时电路和振荡器组成。干电路系统由秒信号发生器、“时、分、秒、星期”计数器、译码器及显示器、校时电路、整点报时电路组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用石英晶体振荡器加分频器来实现。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计时器，可实现对一天24小时的累计。每累计24小时，发出一个“星期脉冲”信号，该信号将被送到“星期计数器”，“星期计数器” 采用7进制计时器，可实现对一周7天的累计。工作原理图如图3.1所示。 图3.1 3.2晶体振荡器 晶体振荡电路是构成数字式时钟的核心，它保证了时钟走时准确及稳定。晶体振荡器的作用是产生时间标准信号。数字钟的精度主要取决于时间标准信号的频率及其稳定度。因此，一般采用石英晶体振荡器经过分频得到这一晶体振荡器电路给数字钟提供一个频率稳定准确的32768的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。 图3.2 3.3分频器电路 分频器电路将32768的高频方波信号经32768次分频后得到1Hz的方波信号供秒计数器进行计数。分频器实际上也就是计数器。 时、分、秒电路部分代码如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity second is port(clk:in std_logic; reset:in std_logic; setmin:in std_logic; enmin:out std_logic; daout:out std_logic_vector(6 downto 0)); end entity second; architecture art of second is signal count:std_logic_vector(6 downto 0); signal enmin_1,enmin_2:std_logic; begin daout=count; enmin_2=(setmin and clk); enmin=(enmin_1 or enmin_2); process(clk,reset,setmin) begin if(reset=0)then count=0000000; enmin_1=0; elsif(clkevent and clk=1)then if(count(3 downto 0)=1001) then if(count16#60#)then if(count=101101)then enmin_1=1;count=0000000; else