FPGA设计实验指导书2014.doc

《FPGA设计》实验指导书 安全操作注意事项 接插下载电缆前，请务必关闭实验箱开关，避免损坏下载电缆或实验箱器件。 操作过程中应防止静电。 保持实验箱和电路板的表面清洁。 小心轻放，避免不必要的硬件损伤或者人身受伤。 实验箱简介 实验一 Quartus ii软件的操作使用 一、实验目的 熟悉Quartus II软件的使用； 掌握用原理图输入法和硬件描述语言（Verilog HDL）两种方法来设计逻辑电路； 通过电路的仿真及验证，进一步了解4选1数据选择器的功能； 二、实验内容 1、用原理图输入法来设计4选1数据选择器 参照按图1-1所示来编辑完成4选1数据选择器的原理图输入，其中a、b、c、d 为数据输入端，sel[1]、sel[0]为控制输入端，q为4选1数据输出端。存盘仿真后，观察仿真波形，以验证数据选择器的功能。 图1-1 4选1数据选择器原理图 2、用Verilog HDL硬件描述语言来设计数据选择器 用QuartusII中的文本编辑器，编辑输入4选1数据选择器源程序： (1)Verilog HDL的行为描述建模方式 方式一：用case语句 程序中的a、b、c、d 依然为数据输入端，s1、s0为控制输入端，y为4选1数据输出端。存盘后进行仿真，并观察仿真波形，以验证数据选择器的功能。 方式二：用if语句 (2)Verilog HDL的数据流描述建模方式 例一： 例二： 本题要求同（1） (3)Verilog HDL的结构描述建模方式举例 上图是2选一多路选择器的Verilog结构级描述建模方式。 实验要求同上。 三、实验仪器、设备及材料 电脑、EDA软件、实验箱、下载电缆。 四、实验原理 4选1数据选择器的原理框图及真值表如图1-2及表1-1所示，sel[1:0]可能出现四种组合情况： 00 01 10 11，它分别对应选通四个不同的数据输入a、b、c、d，从q端输出。结合以前所学数字电路的知识，可由真值表得出利用“与非门”实现的逻辑电路，进而可用QuartusII原理图输入方法，设计出该4选1数据选择器；如应用EDA技术所学的Verilog HDL硬件描述语言来描述该电路功能，即可设计出该4选1数据选择器的源程序。 图1-2 4选1数据选择器的原理框图 五、重点、难点 本实验技术重点在于理解4选1数据选择器的功能后，用原理图输入法和硬件描述语言（Verilog HDL）两种方法来设计该逻辑电路。 其难点是要仿真出4选1数据选择器的波形，然后通过观测仿真波形，来验证该数据选择器的功能。 六、实验步骤 （一）原理图输入法的设计步骤： （1）进入Windows 操作系统，双击Quartus II图标，启动软件。 单击File \ New Project Wizard菜单，输入文件名路径与设计项目的名字mux41，点击finish, 完成设计项目建立。 点击Assignment \ Device菜单，选择器件（本设计选用cyclone 系列的EP1C12Q240C8）。 2、启动菜单File \ New，选择Block Diagram/Schematic File，点OK，启动原理图编辑器。画出图1-1（具体方法见后面说明）。默认存盘名为mux41，保存。 （2）设计的输入 1. 在原理图空白处双击，会出现元件选择对话框，在name处输入元件名，点OK完成元件放置。依次放置4个三输入端与门（and3）、1个四输入端或门（or4），2个非门（not）器件、及6个输入端（input）、1个输入端（output）在原理图上； 2. 添加连线到器件的管脚上 把鼠标移到元件引脚附近，则鼠标光标自动由箭头变为十字，按住鼠标右键拖动，即可画出连线, 参照图1连好相应元件的输入、输出脚。 3.保存原理图 单击保存按钮。原理图文件出现在红色箭头所指的地方。 （3）编译 点击菜单栏上红色箭头所指的工具图标，完成编译。 图1-3 编译 （4）仿真设计文件 编译通过后，选择File/New，在弹出的对话框中点击选择Vector Waveform File，并点击OK，建立一个波形文件，如图1-4、图1－5所示，保存波形文件。 图1-4 图1-5 10、在图1－5左边的空白栏处点鼠标右键，选择insert Node or bus,如图1－6 图1－6 再点Node Finder,在波形文件加入输入输出端口，如图1-7所示。 图1－7 11、对加入到波形文件中的输入端口进行初始值设置，并点击Processing/Start Simuliation进行仿真。查看仿真结果是否符合要求。 12、仿真无误后，选择Assignments/Assing Pins对实