模拟版图中的典型器件青软.ppt

* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 在先进的cmos工艺中，金属互联层较多，对于混合工艺，可用最高的两层金属来做MIM cap,做MIM cap的金属之间的氧化层比较薄，因此需要额外的版，因为用高层金属实现，故底板寄生电容小，电容品质高。 * * 此为电容并联，看两侧的连线：金属一和金属三是一极为A，poly和金属二金属四是一极为B，c1一端是A一端是B，C2一端是A一端是B，依次类推，故直接的电容为并联。 * * * * * * * * 因为现在的晶圆一般都是P型衬底，那么版图就大都是nwell制程的，对于N阱cmos工艺，PNP比较常见。 * * * * * 场效应晶体管(Field Effect Transistor缩写(FET ）简称场效应管。 * * 纵向NPN一般为VNPN（Vertical垂直的） * * * * 此处载流子是沿着晶体管断面的垂直方向运动。 * * * * * * * * * 一般来讲ESD部分的CMOS会按照特殊的Design rule来设计成非对称的MOS结构。我们前面所用到的MOS大多是对称的（Source/Drain结构相同，可以互换），但是非对称MOS （Source/Drain结构不同，不可以互换）在高压电路部分使用非常广泛。非对称MOS的Source/Drain结构甚至是所用到的层次也不同。ESD部分所用到的MOS大多遵从以几个特点： 1、尺寸较大，Width非常大，Length一般不会采用最 小尺寸。MOS会拆分做成手指状。 2、Drain端DIFF Cont距离Gate较大（一般为最小尺 寸的几倍，一般会用到特殊层次（SAB、RPO） ESD注意事项 3、ESD MOS会用到完整的RING，绝大部分会用两圈RING（P/N）， P/N ESD MOS会单独圈两 圈RING ，MOS之间会留有几十微米的距离。防 止LATCH-UP效应产生。 4、 ESD MOS 所连接的POWER/GROUND跑线Width会很宽并且一直连接到POWER/GROUND PAD 。 5、一般ESD MOS的DRAIN端接PAD，GATE端SOURCE端短接到POWER或GROUND。 6、一般I/O CIRCUIT 是和內部线路是分开的,要合理安排P/N 的位置,作到N-P-P-N-N-P-P-N 這樣的排 列，这样也是防止LATCH-UP的有效手段。 ESD注意事项 7、一般ESD部分的METAL跑线WIDTH和SPACE要适当加大，连接部分的VIA最少要两颗。 8、ESD部分的MOS 的SOURCE和DRAIN上的CONT和VIA要尽量多，而且分部要均匀。 9、ESD部分的MOS 的DIFF和MEATL包CONT和VIA要适当加大。 10、ESD部分的电压往往较高,所以MOS 的DIFF MEATL如果要拐角，版图要处理成斜角，防止 发生尖端放电。 ESD注意事项 ESD I/O ESD部分常见的Multi-fingers结构：加快MOS的反应速度，提高ESD效率。 ESD 在MOS的Drain端（有时也会在source端）加RPO（阻隔金属矽化层，与SAB层类似），增加Drain端的串联寄生电阻（ballast Resistance），以提高MOS的ESD保护能力。 ESD ESD ESD 0.5UM ESD RULES ESD RULE 0.5UM ESD RULES ESD RULE * * * * * * * 因为阱是低掺杂的，每个square电阻较大，因此大阻值的电阻可以用阱电阻来做。 * * * * * * * * * * * * 我们的mos电容一般会画成和mos晶体管一样，是一个感应沟道电容，当栅极上加电压形成沟道时电容存在，一极是栅，另一极是沟道，沟道这一极由S（D）端引出。Mos电容是单位面积最大的电容。 * * Poly电容的两个电极分别是两层多晶硅，中间的介质是氧化层。 利用metal5的单层绕圈来实现电感 电感 利用metal1、metal2、metal3叠层绕圈来实现电感 （此图是事例，实际电感复杂得多） 电感 电感可以做成各种样式 电感 这是某量产IC中最简单的单层金属电感 电感 要保证版图中电感与其他电路之间足够的空间，