EDA技术实用教程PPT教学课件-第7章_VHDL有限状态机设计.pptVIP

EDA技术实用教程 第7章 VHDL有限状态机设计 第7章 有限状态机设计教学内容： 7.1??VHDL状态机的一般形式 7.2??Moore型有限状态机的设计 7.3??Mealy型有限状态机的设计 7.4??状态机图形编辑设计方法 7.5??状态编码 7.6??安全状态机设计 7.7??硬件数字技术排除毛刺 教学要求： 学习和掌握用VHDL设计不同类型的有限状态机的方法; 了解EDA工具和设计中关注的问题：综合器优化、毛刺信号的克服、控制速度、状态编码方式等。 状态机（State Machine） 状态机是一类很重要的时序电路，是很多数字电路的核心部件，是大型电子设计的基础。 状态机相当于一个控制器，它将一项功能的完成分解为若干步，每一步对应于二进制的一个状态，通过预先设计的顺序在各状态之间进行转换，状态转换的过程就是实现逻辑功能的过程。 有限状态机 FSM-Finite State Machine 有限状态机是由寄存器组和组合逻辑构成的硬件时序电路，其状态（即由寄存器组的1和0的组合状态所构成的有限个状态）只可能在同一时钟跳变沿的情况下才能从一个状态转向另一个状态，究竟转向哪一状态还是留在原状态不但取决于各个输入值，还取决于当前所在状态。[这里指的是米里(Mealy)型有限状态机，而摩