浅析FPGA中的同步设计技术.docVIP

浅析FPGA中的同步设计技术 摘 要：基于FPGA的数字系统应用日益广泛，其设计方法也越来越受到关注，不合理的设计方法会严重影响系统的稳定性，产生干扰脉冲。同步设计技术是解决这些问题的一种有效方法，以数字系统设计中的清零和分频设计为例，分析了影响系统稳定性和产生干扰脉冲的原因，提出了基于同步设计技术的解决方法。实验表明：同步设计能有效地抑制干扰脉冲的影响，提高系统稳定性。 关键词：现场可编程门阵列；同步设计；建立时间；保持时间；竞争冒险；毛刺 The Analysis Of FPGA Synchronized Design Abstract The digital system based on FPGA is widely applied day by day, its design method is paid attention more and more. Unreasonable method will reduce the stability of the system and produce some redundant signal, for example burr. In order to solve these problems and realize the design smoothly, presently proposes and analyzes one kind of design technique, the synchronization design technique, which enhances the system stability obviously and has avoided the redundant signal production effectively. Key words FPGA; Synchronized design; Setup Time; Hold Time; Competition risk; Burr 0 引言 基于FPGA的系统设计主要有两种设计技术，一种是异步设计技术，即系统内的各个模块并不以同一时钟作为基准，这种设计技术具有芯片资源利用率高，能够灵活解决问题等特点。但是，异步设计技术往往不能满足建立保持时间的要求，令触发器不能正确地锁存数据，而导致系统进入一种亚稳定状态，这种状态对系统的可靠性影响很大。所以我们在FPGA系统设计中往往采用第二种设计技术，同步设计技术[1]。同步设计可以有效地避免异步设计中产生的亚稳态问题，从而提高系统的可靠性，而且在做时序分析时，同步设计也要比异步设计方便。 1 几个基本概念 为了便于介绍，我们先引入几个基本概念。 1.1 建立和保持时间 建立时间：是指输入信号应先于时钟信号到达的时间，记作tset[2]。 保持时间：是指时钟信号到来后输入信号需要保持时间,记作th [2]，如图1所示。 图1 建立时间、保持时间 建立和保持时间关系到一个数据是否能正确地存储到寄存器中，而寄存器中数据的正确与否直接关系到系统的可靠性。 1.2 竞争冒险 在数字电路中，只要组合逻辑电路的输入信号不同时发生变化，其输出端就有可能产生干扰脉冲[3]。在FPGA器件内部也会产生同样的现象：一方面，信号通过连线和逻辑单元时，都有一定的延时，延时的大小不仅与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响；另一方面，信号的高低电平转换也需要一定的过渡时间。由于存在上述两方面原因，多路信号电平发生变化时，在信号变化的瞬间，组合逻辑的输入有先后顺序，并不是同时变化的，由此产生的组合逻辑输出会出现一些不需要的、时间极短的干扰脉冲，这个过程就是竞争冒险现象。 1.3 毛刺 由于竞争冒险而产生的、时间极短的干扰脉冲就是毛刺。现在的系统响应速度越来越快，即使是时间极短的毛刺也可能被系统误当作是一个触发信号处理，这样就会影响系统的稳定性。 2 同步设计技术 在设计基于FPGA的系统时，如果采用不规范的设计，数据相对于时钟可能会不好控制，无法满足建立时间和保持时间的要求，而使系统进入亚稳态，或者产生毛刺。为了解决这些问题，一种设计技术――同步设计技术应运而生。 对于同步设计，应当满足以下两个条件[4]: （1）所有存储元件(包括计数器)都是边缘敏感的，在系统中没有电平敏感存储元件（即系统不包括像锁存器这种元件）。 （2）每个边缘敏感部件的时钟输入是基准时钟的一次函数。 我们对FPGA 的同步设计理解为：所有的状态改变都由一个主时钟触发（基准时钟），对于具体的电路形式表现为：所有触发器的时钟端都接在同一个主时钟上。这意味着一个系统的功能模块在内部可以是局部异步的，但是在模块间必须是全局同步的[5]。 3 同步