09并行接口.ppt

(2) 方式2的组态 (3) 联络信号的定义 ：选通输入信号，低有效。这是外设供给8255A的选通信号，把数据锁存至输入锁存器。 IBF：输入缓冲器满信号，高有效。这是8255A输出的控制信号，表示数据已进入锁存器。在CPU未把数据读走前，IBF始终为高，阻止新的数据输入。 ：响应输入信号，低有效。的下降沿启动端口A的三态输出缓冲器送出数据，上升沿是数据已输出的响应信号。其它时间，输出缓冲器处在高阻状态。 INTR：中断请求信号，高有效。输入或输出数据时，都用它作为中断请求信号。输出的中断允许触发器INTE1由PC6置位/复位控制，输入的中断允许触发器INTE2由PC4控制。 (4) 方式2的时序 一. LED(发光二极管)显示器及其接口 1、七段LED显示器的结构 9.1.5 8255A应用举例 p g f e d c b a D7 D6 D5 D4 D3 D2 D1 D0 a e f g b c d ? p 共阳极LED，使a, b, g, e, d段为低电平，其他段为高电平，即显示“ 2”。(显示代码A4H)。 共阴极LED，使a, f, g, c, d为高电平，其他段为低电平，即显示“ 5”(显示代码6DH)。 数字0~9，对应的七段显示代码如下表1所示 数 码 十六进制表示的七段显示码 共阳极 共阴极 0123456789 C0F9A4B0999282F88098 3F065B4F666D7D077F67 9 可编程接口芯片 概述 可编程并行接口8255A 8255A应用举例 并行接口设计实例 9.1 可编程并行接口8255A CPU与外部的信息交换称为通信，若数据的各位是同时传送的，则称为并行通信。 CPU与外设采用并行通信的示意图 CPU 并行接口 外设 DB AB CB Data CONTROL STATUS 9.1.1 8255A的结构 数据端口 组控制电路 数据总线缓冲器 读写逻辑部件 A组控制 数据总线缓冲器 读/写 控制逻辑 B组控制 ? ? RESET A0 A1 A组 A口 8位 A组 A口 A组 C口高位 (4位) B组 C口低位 (4位) 8位 B组 B口 PA7~PA0 PC7~PC4 PC3~PC0 PB7~PB0 图9.1(a) 8255A内部结构框图 D7~D0 D0…D7 A0 A1 RESET VCC GND 8255APPI 数据总线 控制线 电源线 通道A CPU接口 外设接口 PA7…PA0 图9.1(b) 8255A逻辑符号图 通道B PB7…PB0 通道C PC7…PC0 1. 三个8位的I/O端口A，B，C 三个端口都可以作为数据I/O口使用。 有时，A，B口作为数据I/O，而C口作为控制或状态端口，分为上、下两部分，配合A，B口工作。 2. A组，B组控制部件 A组包括 C口的高4位：PC4~PC7 A口：PA0~PA7 B组包括 C口的低4位：PC0~PC3 B口：PB0~PB7 A组，B组的控制寄存器，接收CPU写入的控制字，规定两组的工作方式。 3. 数据总线缓冲器 三态双向8位缓冲器，是8255A 与 CPU 之间的数据接口，传送CPU 与 8255A之间所有的控制，状态和数据信息。 4. 读/写控制逻辑 接受CPU的控制命令，向片内各部件发出操作命令。 片选信号，接CPU高位地址的译码输出。 读信号， 有效，CPU读8255A的数据或状态信息。 RESET: 复位信号，有效时，清除8255A中的控制寄存器，置各端口为输入方式。 A1，A0: 端口选择信号 A1 A0 0 0 端口 A口 0 1 B口 1 0 C口 1 1 控制字寄存器 表9-1 8255A端口选择和基本操作 A1 A0 输入操作(CPU读) 0 0 0 1 0 数据总线?通道A 0 1 0 1 0 数据总线?通道B 1 0 0 1 0 数据总线?通道C 0 0 1 0 0 数据总线?通道A 0 1 1 0 0 数据总线?通道B 1 0 1 0 0 数据总线?通道C 输出操作(CPU写) 1 1 1 0 0 数据总线?控制字寄存器 ? ? ? ? 1 数据总线?三态 1 1 0 1 0 非法条件 断开功能 ? ? 1 1 0 数据总线?三态 8255A端口选择和基本操作如表5.1所示 9.1.2 8255A的方式选择 1. 工作方式控制字 D7 D6 D5 D4 D3 D2 D1 D0 B组端口C(下半部)1=输入， 0=输出端口B1=输入，0=输出方式选择0＝方式0， 1=方式1 A组