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verilog8位全加器实验报告
Verilog实验报告
基于封装设计思想实现8位全加器
小组成员：
实验时间：2010年5月 16日
实验报告
---基于封装设计思想实现8位全加器
实验时间：2010年5月16日
小组成员：
实验目的PC机
2. 数字系统设计实验开发板
三．实验学时：3学时
四．实验原理：全加器的原理设计.
五．实验步骤
1）熟悉quartusII的使用
打开开发环境，如图表 2
2）原理图输入法:
八个一位加法器连接成的一个八位加法器原理图图表：
3）仿真波形：
4）封装后的八位加法器：
5）程序代码：
module yy1(x,y,sum,c1,c2);
input x;
input y;
input c1;
output sum;
output c2;
assign{c2,sum}=x+y+c1;
endmodule
六．问题回答：
assign 用于描述组合逻辑always(敏感事件列表) 用于描述时序逻辑所有的assign 和 always 块都是并行发生的并行块、顺序块将要并行执行的语句写在
fork
//语句并行执行
join
将要顺序执行的语句写在
begin
//语句顺序执行
end
并行块和顺序块都可以写在
initial 或 always@ 之后，也就是说写在块中的语句是时序逻辑的
对assign之后不能加块，实现组合逻辑只能用逐句的使用assign
组合逻辑如果不考虑门的延时的话当然可以理解为瞬时执行的，因此没有并行和顺序之分，并行和顺序是针对时序逻辑来说的。值得注意的是所有的时序块都是并行执行的。initial块只在信号进入模块后执行1次而always块是由敏感事件作为中断来触发执行的
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