CMOS反相器的分析与设计培训教程.pptVIP

3.2.3 CMOS反相器的直流噪声容限 如果Kr=1, VTN=－VTP=VT 采用对称设计的CMOS反相器有相同的输入高电平和输入低电平的噪声容限。 * 3.2.3 CMOS反相器的直流噪声容限 由逻辑阈值确定噪声容限： 若Vit=VDD/2， VNHM =VNLM＝VDD/2。 实际情况，VNHM?VNLM，最大直流噪声容限由 min{VNHM,VNLM} 决定。 * * 例 题 一个CMOS反相器，Kr=1，设VDD = 5V，VTN = 0.8V，VTP = -1V，Cox = 4.6×10-8 F/cm2，μn = 500 cm2/Vs、μp = 200 cm2/Vs。由逻辑阈值点确定的最大噪声容限为多少？ * 反相器的直流噪声容限 数字电路中信号在VDD和Gnd之间转换，各种干扰信号，可能使得电路中某些结点的信号电平偏离理想电平（VDD，Gnd），产生所谓的噪声 噪声会对电路的可靠性造成影响 i ( t ) Inductive coupling Capacitive coupling Power and ground noise v ( t ) V DD * 数字电路具有可恢复逻辑特性 可恢复逻辑特性 不可恢复逻辑特性 3.3 CMOS反相器的瞬态特性 3.3.1 负载电容 3.3.2 输出电压的上升时间和下降时间 3.3.3 传输延迟时间的计算 3.3.4 电路的最高工作频率 * 3.3.1 CMOS反相器的负载电容 三部分： MOS管的漏-衬底pn结电容CDBN和CDBP ； 下级电路的输入电容Cin； 互连线引起的寄生电容Cl。 * 3.3.1 CMOS反相器的负载电容 pn结电容用平均电容代替： 如果连线较短，连线寄生电容Cl可以忽略。 * * 0.25 mm CMOS Capacitances W/L=0.36um/0.25um的NMOS（LD,S＝0.625um） 根据设计规则，计算出栅和漏端的电容 如果考虑反偏电压和适当的版图优化，二者基本相等，漏端电容甚至更小些 3.3.1 CMOS反相器的负载电容 Cin由下级电路全部NMOS和PMOS的栅电容构成。 栅电容决定于栅面积(W×L)和单位面积栅氧化层电容Cox。 * 3.3.2 CMOS反相器输出电压的上升/下降时间 定义： 输出上升时间(tr)： V10%～V90% 输出下降时间(tf)： V90%～V10% * 3.3.2 CMOS反相器输出电压的上升/下降时间 (1) 阶跃输入的上升时间 PMOS的导通电流是对负载电容充电的电流： Vout≤－VTP时，PMOS饱和： Vout从V10%上升到－VTP的时间： * 3.3.2 CMOS反相器输出电压的上升/下降时间 (1) 阶跃输入的上升时间 Vout－VTP时，PMOS线性： Vout从－VTP上升到V90%的时间： 总上升时间： * 3.3.2 CMOS反相器输出电压的上升/下降时间 (2) 阶跃输入的下降时间 NMOS的导通电流是对负载电容放电的电流： Vout≥VDD－VTN时，NMOS饱和： VoutVDD－VTN时，NMOS线性： * 3.3.2 CMOS反相器输出电压的上升/下降时间 (2) 阶跃输入的下降时间 总的下降时间： 若参数对称，则两时间相等。 两时间主要由负载电容和导电因子决定。 * 3.3.2 CMOS反相器输出电压的上升/下降时间 (3) 非阶跃输入情况 负载电容的充电或放电电流是NMOS和PMOS电流之差： 计算复杂，很难给出解析解。 上升/下降时间不仅与反相器的参数有关，还与输入信号的波形有关。 * 3.3.3 CMOS反相器传输延迟时间的计算 tPHL，tPLH， * 3.3.3 CMOS反相器传输延迟时间的计算 近似认为tPLH内只有PMOS导通，tPHL内只有NMOS导通： 用最大导通电流的一半作为平均电流： 对称设计时： * * 提高反相器的速度 增加器件的宽长比会同时增加导电因子和器件的栅电容和漏区电容 对于固定的大负载电容可以通过增加器件尺寸提高速度 对于小负载，反相器速度不会随着尺寸出现明显增加 北京大学微电子学系 贾嵩 2010 北京大学微电子学系 贾嵩 2010 北京大学微电子学系 贾嵩 2010 北京大学微电子学系 贾嵩 2010 北京大学微电子学系 贾嵩 2010 北京大学微电子学系 贾嵩 2010 北京大学微电子学系 贾嵩 2010 北京大学微电子学系 贾嵩 2010 北京大学微电子学系 贾嵩 2010 北京大学微电子学系 贾嵩 2010 第3章 CMOS反相器的分析与设计 第3章 CMOS反相器的分析与设计 3.1 CMOS反相器的结