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VHDL语法结构、数据类型与基本命令语句 VHDL由来 VHDL是Very high speed intergated circuit Hardware Description Language的缩写，意思是非常高速集成电路的硬件描述语言。 涵盖范围相当广、能适用于不同阶层的设计师的要求。从ASIC的设计到PCB系统的设计，VHDL都能够派上用场。 VHDL目前仍然无法应用于模拟电路上。 VHDL程序结构 基本语法结构介绍 实际上并不是像上面的VHDL语句结构，得将全部得语法方块都写出来才可以，通常下图结构才是基本和必需的。 例子：多路选择器VHDL描述 Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_arith.all; Use ieee.std_logic_unsigned.all; Entity mux21 is Port( a,b : IN Std_logic; s : IN Std_logic; y : Out Std_logic ); End Entity mux21; Architecture one of mux21 is Begin y = a when s=‘0’ else b when s=‘1’; End architecture one; 说明提示： 1、VHDL程序不分大小写。 2、使用IEEE标准库，最好将三个常用库包含。 3、VHDL属于自由格式，一个完整命令写完需加“；”。 4、Entity定义区命令格式： Entity 芯片电路名称 is Port（ 管脚名称1：输出输入状态 资料类型； 管脚名称1：输出输入状态 资料类型； ： 管脚名称n：输出输入状态 资料类型）； End 芯片电路名称； 5、Architecture定义区命令格式： Architecture 结构名称 OF 芯片电路名称 is Begin ： （电路内部描述） End 结构名称； 数据类型：逻辑信号与数值信号 逻辑信号 布尔代数（Boolean） 定义：type Boolean is （False，True）可以将这种信号来代表某种动作是否完成，即代表某种情况的标志信号。 位（Bit） 定义：type Bit is （‘0’，‘1’） 这种信号类型0可视为数字电路里所谓的低电平，而1代表高电平。 标准逻辑（Std_Logic） 定义：Type STD_LOGIC ( ‘X’, --Forcing Unknown ‘0’, --Forcing 0 ‘1’， --Forcing 1 ‘Z’， --High Impedance ‘W’, --Weak Unknown ‘L’, --Weak 0 ‘H’, --Weak 1 ‘-’ --Don’t care ); 逻辑序列信号 VHDL提供以下功能语句： Bit_Vector :位序列 Std_Logic_Vector :标准逻辑序列 序列信号的分解与合并 VHDL的语法是可接收分解与合并，其中””表合并动作 逻辑信号的运算 列举数据类型 使用这种数据类型是希望用这样的类型定义，将所有的元素表列出来。 定义：Type 列举名称 is （元素1，元素2…….）； 主要是提高程序的可读性。 数组数据类型 常被用在组合同样数据类型的元素，例如ROM、RAM等。 定义：Type 数组名 is Array（序列值）of 数据类型； 例如： Type Byte is Array(7 downto 0) of Bit; Type Word is Array( 31 downto 0) of Bit; 数值信号 整数（Integer） 定义：Type Integer is range -2147483648 to 2147483647 实际上一个整数是由32位的Bit_Vector构成。 还有两种较小的数值范围，就是正整数、自然数。 Subtype Positive is range 0 to Integer’High Subtype Natural is range 1 to Integer’High 通常不会用到这么大