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四位并行乘法器
数字电子技术基础 课程设计 题目： 4位并行乘法器的电路设计与仿真 功能要求： 实现4位并行乘法器的电路设计; 带异步清零端； 输出为8位； 单个门延迟设为5 ns。 设计要求 使用Verilog语言寄存器传输级（RTL）方法描述电路； 使用testbeach方法验证电路；验证要求计算总时延等。 开发环境选用Modelsim 6.5b； 文档：分析文档、设计文档、测试文档、代码和总结。 设计要求 设要有完整的组合逻辑电路设计步骤； 每一步骤完成要正确合理； 设计电路时分模块测试。 时间安排 分析设计阶段：周一至周二上午； 代码编写阶段：周二下午至周三； 代码测试优化阶段：周四； 仿真分析及总结：周五上午； 验收：周五下午。 验收标准 文档齐全（20分）。 注：无文档不可以进行下一步。 仿真结果正确，回答问题正确。（50分） 课程设计报告。（30分） * * *
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