开关级建模课件.ppt

开关级建模 晶体管作为设计的底层模块 Verilog仅提供用逻辑值0、1、X、Z和相关驱动强度进行数字设计的能力，没有模拟设计能力 （晶体管?开关） 开关级建模 // 定义自己的或非门，my_nor Module my_nor(out,a,b); output out; Input a,b; // internal wires wire c; // 定义电源和地 supply1 pwr; //pwr连接到vdd supply0 gnd; //gnd连接到vss（地） // 实例引用PMOS开关 pmos (c,pwr,b); pmos (out,c,a); // 实例引用NMOS开关 nmos (out,gnd,a); nmos (out,gnd,b); endmodule 使用Verilog HDL进行逻辑综合 什么是逻辑综合？ 把HDL语言翻译成最基本的与或非门的连接关系（网表），输出edf文件，导给PLD/FPGA厂家的软件进行试配和布线。 为了优化结果，在进行复杂HDL设计时，基本上都会使用专业的逻辑综合软件，而不使用PLD/FPGA厂家的集成开发软件中自带的逻辑综合功能。 （Synplify / Synplify Pro ，Precision Physical 等） 数字系统的构成 组合逻辑（无记忆） 时序逻辑（有记忆） 组合逻辑电路 多路器 加法器 缓冲器 逻辑开关 总线 逻辑运算电路 时序逻辑电路 计数器 同步有限状态机 运算控制器 总线分配器 总结： 用寄存器和组合逻辑一起组成的有记忆逻辑电路，能与时钟配合产生精确的控制信号。 术语及定义 模块路径(module path): 穿过模块，连接模块输入(input端口或inout端口）到模块输出(output端口或inout端口）的路径。 路径延时(path delay)：与特定路径相关的延时 PLI：编程语言接口，提供 Verilog数据结构的过程访问。 时序检查(timing check)：监视两个输入信号的关系并检查的系统任务，以保证电路能正确工作。 时序驱动设计(timing driven design)：从前端到后端的完整设计流程中，用时序信息连接不同的设计阶段 延时模型类型 延时有三种描述模型： 块延时(Lumped Delay) 块延时方法是将全部延时集中到最后一个门上。这种模型简单但不够精确，只适用于简单电路。因为当到输出端有多个路径时不能描述不同路径的不同延时。 可以用这种方法描述器件的传输延时，并且使用最坏情况下的延时(最大延时）。 分布延时(Distributed Delays) 分布延时方法是将延时分散到每一个门。在相同的输出端上，不同的路径有不同的延时。分布延时有两个缺点： 在结构描述中随规模的增大而变得异常复杂。 仍然不能描述基本单元(primitive)中不同引脚上的不同延时。 模块路径延时(Module Path Delays) 在专用的specify块描述模块从输入端到输出端的路径延时。 精确性：所有路径延时都能精确说明。 模块性：时序与功能分开说明 Specify块 specify块由specify开始， 到endspecify结束， 在模块内部使用关键字specparam在specify中进行参数声明。 specify块可以： 描述穿过模块的路径及其延时 描述时序检查以保证器件的时序约束能够得到满足 定义特定模块或特定模块路径的时钟过滤限制 【不要同模块参数(由parameter说明)混淆。】 specparam只能在specify块内声明参数并使用；而parameter也只能在specify外声明参数并使用。 specify块（模块路径的并行连接和全连接） （P148） *表示全连接，也就是所有输入连接到所有输出 =表示并行连接，也就是信号对之间的连接 specify块（模块路径的并行连接和全连接） 这里有一些路径延时说明的例子： specify块参数 specify块中的参数由关键字specparam说明。specparam参数和模块中parameter定义的参数作用范围不同，并且specparam定义的参数不能重载。下面总结了两种参数的差别： 状态依赖路径延时SDPD 状态依赖路径延时在说明的条件成立时赋予路径一个延时。 精确延时控制 在Verilog中，可以： 说明门和模块路径的上升(rise)、下降(fall)和关断(turn-off)延时 and #(2,3) (out, in1, in2, in3); // rise, f