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第4章 触发器 概 述 4.1 基本触发器 4.1.1 用与非门组成的基本触发器 4.1.2 用或非门组成的基本触发器 4.1.3 集成基本触发器 4.2 同步触发器 1、时钟电平控制，无约束问题 在CP=1期间，若D=1，则Qn+1=1；若D=0，则Qn+1=0，即根据输入信号D取值不同，触发器既可以置1，也可以置0。 由于电路是在同步RS触发器基础上经过改进得到的，所以约束问题不存在。 2、 CP=1时跟随，下降沿到来时才锁存 CP=1期间，输出端随输入端的变化而变化；只有当CP脉冲下降沿到来时才锁存，锁存的内容是CP下降沿瞬间D的值。 集成同步D触发器引脚图 4.3 边沿触发器 4.3.1 边沿D触发器 一、电路组成及工作原理 二、集成边沿D触发器 1、D的逻辑表达式 二、集成边沿JK触发器 三、边沿JK触发器的主要特点 1、CP边沿（上升沿或下降沿）触发 在CP脉冲上升沿（或下降沿）时刻，触发器按照特性方程的规定转换状态，其他时间里，J、K不起作用。 2、抗干扰能力强 因为只在触发沿甚短的时间内触发，其他时间输入信号对触发器不起作用，保证信号的可靠接收。 3、功能齐全，使用灵活方便 具有置1、置0、保持、翻转四种功能。 2. CMOS：CC4042 C D G1 Q G3 G2 G4 1 TG Q TG 1 1 1 C G5 G6 CP 1 1 =1 POL 0 CP CP CP CP 1 CP CP CP = 1 ? 保持 CP = 0 ? D CP = 1 ? D CP = 0 ? 保持 POL＝1时，CP＝1有效，锁存的内容是CP下降沿时刻D的值； POL＝0时，CP＝0有效，锁存的内容是CP上升沿时刻D的值。 +VCC D0 D1 D2 D3 CP POL Q0 Q0 Q1 Q1 Q2 Q2 Q3 Q3 4 7 13 14 5 6 3 2 9 10 12 11 15 1 Q0 Q0 Q1 Q1 Q2 Q2 Q3 Q3 – – – – D0 D1 D2 D3 CP POL 8 16 VSS CC 4042 保持 接收 接收 保持 0 1 0 1 0 1 0 1 ? 0 1 0 ? 0 1 1 0 1 1 ? 1 1 1 ? 0 0 0 ? 1 0 0 ? ? 1 0 0 ? 1 0 1 注 Qn+1 D CP POL Qn 特性表 真值表 接 收 CP 上升沿锁存 接 收 CP 下降沿锁存 D 锁存 D 锁存 D 0 0 D ? 0 D 1 1 D ? 1 注 Q D CP POL 状态图 波形图 CP=1期间有效 同步D触发器的特性方程： CP1、2 CP3、4 POL＝1时，CP＝1有效，锁存 的内容是CP下降沿时刻D的值； POL＝0时，CP＝0有效，锁存 的内容是CP上升沿时刻D的值。 作业题 P274 题4.2 题4.3 一、填空题 同步RS触发器：CP＝0时输出端Q和Q的状态( )；CP＝1时RS变化将引起触发器输出端Q和Q的状态( ) 。 二、选择题 不存在约束条件的同步触发器是( )。 ⑴同步RS触发器 ⑵同步D触发器 　边沿触发器是利用时钟脉冲的有效边沿（上升沿或下降沿）将输入的变化反映在输出端，而在CP=0及CP=1不接收信号，输出不会误动作。 边沿触发器——CP脉冲上升沿或下降沿进行触发。 正边沿触发器——CP脉冲上升沿触发。 负边沿触发器——CP脉冲下降沿触发。 边沿触发方式，可提高触发器工作的可靠性，增强抗干扰能力。 两个同步D触发器级联而成 具有主从结构 （1）CP＝0时，门G7、G8被封锁，门G3、G4打开，从触发器的状态取决于主触发器Q=Qm、Q=Qm，输入信号D不起作用。 （2）CP＝1时，门G7、G8打开，门G3、G4被封锁，从触发器状态不变，主触发器的状态跟随输入信号D的变化而变化，即在CP＝1期间始终都有Qm=D。 二、工作原理 （3）CP下降沿到来时，封锁门G7、G8，打开门G3、G4，主触发器锁存CP下降时刻D的值，即Qm=D，随后将该值送入从触发器，使Q=D、Q