[信息与通信]EDA技术 第03讲 VHDL01概述与结构d.pptVIP

第二讲 VHDL 之一4.1 硬件描述语言概述4.2 VHDL程序基本结构 第四章 硬件描述语言VHDL 4.1 硬件描述语言概述 4.2 VHDL程序基本结构 4.3 VHDL的基本数据类型及运算操作符 4.4 VHDL中的顺序语句 4.5 VHDL中的并行语句 4.6 程序包与库 4.7 类属 4.8 子程序 4.9 基本逻辑电路设计 4.10 状态机的VHDL设计 内容提要 VHDL的优点 用于设计复杂的、多层次的设计。支持设计库和设计的重复使用。 与硬件独立，一个设计可用于不同的硬件结构，而且设计时不必了解过多的硬件细节。设计者可以专心致力于其功能的实现。 有丰富的软件支持VHDL的综合和仿真，从而能在设计阶段就能发现设计中的Bug，缩短设计时间，降低成本。 更方便地向ASIC过渡 VHDL有良好的可读性，容易理解。 VHDL与其它计算机语言的区别 运行的基础 计算机语言是在CPU＋RAM构建的平台上运行 VHDL设计的结果是由具体的逻辑、触发器组成的数字电路 执行方式 计算机语言基本上以串行的方式执行 VHDL在总体上是以并行方式工作 验证方式 计算机语言主要关注于变量值的变化 VHDL要实现严格的时序逻辑关系 一个设计中通常包括的几个部分 (1) 库(Library) (2) 程序包(Package) (3) 实体说明(Entity Declaration) (4) 结构体(Architecture Body) (5) 配置(Configuration) 实体说明(Entity Declaration) ENTITY 实体名 IS [GENERIC ( 类属表 );] PORT ( 端口表 ); END ENTITY 实体名; PORT(端口)说明 端口模式 IN： 数据只能从端口流入实体 OUT： 数据只能从端口流出实体 INOUT： 数据从端口流入或流出实体 BUFFER：数据从端口流出实体，同时可被内部反馈 Out与 Buffer的区别 Entity test1 is port(a: in std_logic; b,c: out std_logic ); end test1; architecture a of test1 is begin b = not(a); c = b; end a; Entity test2 is port(a: in std_logic; b : buffer std_logic; c: out std_logic ); end test2; architecture a of test2 is begin b = not(a); c = b; end a; 数据类型 四种最常用类型，其它下节介绍 类属参数说明 为实体指定参数，如定义端口宽度、器件延时参数等 “实体说明”的几点说明 以VHD为后缀名的文件名要求与实体名一致。 端口定义的每一行以“;”结尾，但最后一行定义完后没有分号，分号在括号的外面。 以“--”开始到本行结束为注释行。 实体和结构体之间的关系 二选一电路（方案一） LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT )； END ENTITY mux21a; ARCHITECTURE STRUCTURE OF mux21a IS SIGNAL d,e : BIT; BEGIN d = a AND (NOT S) ; e = b AND s ; y = d OR e ; END ARCHITECTURE STRUCTURE ; ARCHITECTURE BEHAVE OF COUNTER IS variable CNT STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK) BENGIN IF(CLK’EVENT AND CLK = ‘ 1 ‘ ) IF(CNT = ”1001”) THEN CNT := ”0000”;