[工学]第二讲 原理图设计方法.ppt

3. HDL与原理图输入法的关系 HDL的可移植性好，使用方便，但效率不如原理图；原理图输入的可控性好，效率高，比较直观，但设计大规模CPLD/FPGA时显得很烦琐，移植性差。在真正的CPLD/FPGA设计中，通常建议采用原理图和HDL结合的方法来设计，适合用原理图的地方就用原理图，适合用HDL的地方就用HDL，并没有强制的规定。在最短的时间内，用自己最熟悉的工具设计出高效，稳定，符合设计要求的电路才是我们的最终目的。 功能仿真示意 时序仿真示意 Max+plusII QuartusII 查看rpt文件 .rpt文件 由1位全加器设计4位全加器 4位全加器的时序波形图 思考：如何进行组合逻辑电路的图形化设计？(p179) 思考：如何用74161设计模12的计数器？ 模12计数器的原理图设计方法1(书p182) 模12计数器的工作波形 模12计数器的原理图设计方法2 模12计数器的工作波形 用74161设计24分频器(对称输出)：方法1 24分频器的工作波形 方法2 计数器的输出端第二位作为触发器的时钟 24分频器的工作波形 24分频器的工作波形 还可以利用VHDL语言编写计数器消除毛刺 应用74151的多频率选择器 试用计数器74161和74151设计一列发生器。 对乘法器的参数进行设定 对信号进行赋值 无符号乘法器的工作波形 乘法器工作模型 1.2 设计流程归纳 图23 MAX+plusII一般设计流程 1、数据选择器 Mega-lpm参数化模块库 LPM_MUX 任意位数选1 mf宏功能库 2X8MUX 双8位总线选1 mf宏功能库 74151,74151b 8选1 mf宏功能库 74153,74253 双4选1 mf宏功能库 21MUX 2选1 所在库 元件符号名 功能 2、译码器 Mega-lpm参数化 模块库 74151,74151b 可调参数译码器 mf宏功能库 74138,74137 3-8线译码器 mf宏功能库 74149,74155 双2-4线译码器 所在库 元件符号名 功能 2 宏功能模块的应用 2.1 74161四位计数器的学习(p182) 问题：cout有毛刺，影响正常工作，故需要改进。 方法3 利用触发器来消除毛刺 2.2 74151数据器选择器的学习 问题：A[1..0]为0，1，2，3时，分别选通计数器的qa，qb，qc，qd输出，这个输出分别是输入时钟clk的2分频、4分频、8分频和16分频信号。 图5 连接好原理图并存盘 首先点击这里 文件名取为： h_adder.gdf 注意，要存在 自己建立的 文件夹中 步骤2：将设计项目设置成工程文件(PROJECT) 图6 将当前设计文件设置成工程文件 首先点击这里 然后选择此项， 将当前的原理图 设计文件设置成 工程 最后注意此路 径指向的改变 注意，此路径指 向当前的工程！ 步骤3：选择目标器件并编译 图7 选择最后实现本项设计的目标器件 首先选择这里 器件系列选择 窗，选择ACEX1K 系列 根据实验板上的 目标器件型号选 择，如选EP1K30 注意，首先消去 这里的勾，以便 使所有速度级别 的器件都能显示 出来 图8 对工程文件进行编译、综合和适配等操作 选择编译器 编译窗 完成编译！ 步骤4：时序仿真 (1) 建立波形文件。 首先选择此项， 为仿真测试新 建一个文件 选择波形 编辑器文件 (2) 输入信号节点。 图9 从SNF文件中输入设计文件的信号节点 从SNF文件中 输入设计文件 的信号节点 点击“LIST” SNF文件中 的信号节点 图10 列出并选择需要观察的信号节点 用此键选择左窗 中需要的信号 进入右窗 最后点击“OK” 图4-9 列出并选择需要观察的信号节点 (3) 设置波形参量。 图11 在Options菜单中消去网格对齐Snap to Grid的选择(消去对勾) 消去这里的勾， 以便方便设置 输入电平 (4) 设定仿真时间。 图12 设定仿真时间 选择END TIME 调整仿真时间 区域。 选择60微秒 比较合适 (5) 加上输入信号。 图13 为输入信号设定必要测试电平或数据 (6) 波形文件存盘。 图14 保存仿真波形文件 用此键改变仿真 区域坐标到合适 位置。 点击‘1’，使拖黑 的电平为高电平 (7) 运行仿真器。 图15 运行仿真器 选择仿真器 运行仿真器 (8) 观察分析半加器仿真波形。 图16 半加器h_adder.gdf的仿真波形 (9) 为了精确测量半加器输入与输出波形间的延时量，可打开时序分析器. 图17 打开延时时序分析窗 选择时序分析器 输入输出 时间延迟 (10) 包装元件入库。 选择