第 8 章16位流水线CPU设计.pptVIP

现代计算机组成原理 潘 明 潘 松 编著 第 8 章 16位流水线CPU设计 实验与设计 实验8-2. Stage2指令译码段实验 图8-63 寄存器文件模块结构 实验与设计 实验8-2. Stage2指令译码段实验 图8-64 regFile的时序仿真波形 实验与设计 实验8-2. Stage2指令译码段实验 图8-65 分支控制模块结构 实验与设计 实验8-2. Stage2指令译码段实验 图8-66 branch.vhd的仿真波形 实验与设计 实验8-2. Stage2指令译码段实验 图8-67 ID/EX段流水线寄存器的结构 实验与设计 实验8-2. Stage2指令译码段实验 图8-67 ID/EX段流水线寄存器的结构 实验与设计 实验8-2. Stage2指令译码段实验 图8-69 在Project中添加/删除程序 实验与设计 实验8-2. Stage2指令译码段实验 bus_mux_3.vhd的程序如下： LIBRARY ieee; USE ieee.std_logic_1164.all; LIBRARY lpm; USE lpm.lpm_components.all; ENTITY bus_mux_3 IS PORT( data0x，data1x : IN STD_LOGIC_VECTOR (2 DOWNTO 0); sel : IN STD_LOGIC ; result : OUT STD_LOGIC_VECTOR (2 DOWNTO 0) ); END bus_mux_3; ARCHITECTURE SYN OF bus_mux_3 IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (2 DOWNTO 0); SIGNAL sub_wire1 : STD_LOGIC ; SIGNAL sub_wire2 : STD_LOGIC_VECTOR (0 DOWNTO 0); SIGNAL sub_wire3 : STD_LOGIC_VECTOR (2 DOWNTO 0); SIGNAL sub_wire4 : STD_LOGIC_2D (1 DOWNTO 0, 2 DOWNTO 0); SIGNAL sub_wire5 : STD_LOGIC_VECTOR (2 DOWNTO 0); COMPONENT lpm_mux GENERIC (lpm_size : NATURAL; lpm_type : STRING; lpm_width : NATURAL; lpm_widths : NATURAL ); PORT ( sel : IN STD_LOGIC_VECTOR (0 DOWNTO 0); （接下页） 实验与设计 实验8-2. Stage2指令译码段实验 data : IN STD_LOGIC_2D (1 DOWNTO 0, 2 DOWNTO 0); result : OUT STD_LOGIC_VECTOR (2 DOWNTO 0) ); END COMPONENT; BEGIN sub_wire5 = data0x(2 DOWNTO 0); result = sub_wire0(2 DOWNTO 0); sub_wire1 = sel; sub_wire2(0) = sub_wire1; sub_wire3 = data1x(2 DOWNTO 0); sub_wire4(1, 0) = sub_wire3(0); sub_wire4(1, 1) = sub_wire3(1); sub_wire4(1, 2) = sub_wire3(2); sub_wire4(0, 0) = sub_wire5(0); sub_wire4(0, 1) = sub_wire5(1); sub_wire4(0, 2) = sub_wire5(2); lpm_mux_component : lpm_mux GENERIC MAP ( lpm_size = 2, lpm_type = LPM_MUX, lpm_width = 3, lpm_widths = 1 ) PORT MAP ( sel = sub_wire2, data = sub_wire4,re