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第二章 VHDL入门 教学目的 2.1 用VHDL设计多路选择器和锁存器 2.2 D触发器设计 2.3 用VHDL设计全加器 2.3 用VHDL设计全加器 习 题 习 题 6. 新学内容总结－－顶层设计 定义顶层设计端口 申明调用元件，定义内部信号 使用端口映射语句连接元件 6. 新学内容总结－－COMPONENT COMPONENT h_adder2 PORT( a,b : IN STD_LOGIC; co,so: OUT STD_LOGIC); END COMPONENT ; 将现成的设计实体定义为一个元件，做出调用申明 端口名表需要列出元件对外通信的各端口名，命名方式与实体中的PORT()一致（端口名可重新定义）。 元件申明语句放置在ARCHITECTURE和BEGIN之间 COMPONENT 元件名 PORT( 端口名表); END COMPONENT ; 6. 新学内容总结－－PORT MAP u1 : h_adder2 PORT MAP(a=ain,b=bin,co=d,so=e); u2 : h_adder2 PORT MAP(a=e,b=cin,co=f,so=sum); u3 : or2a PORT MAP(a=d,b=f,c=cout); 例化名相当于电子电路里的标号 元件名即调用的元件实体的名称，相对于器件名称 PORT MAP表示端口映射，端口到外部引脚或引线的连接关系 两个例化元件之间不能直接连接 = 是连接符号 例化名: 元件名 PORT MAP(端口名=X, 端口名=Y,… ) 1. 画出与下例实体描述对应的原理图符号元件： ENTITY buf3s IS -- 实体1： 三态缓冲器 PORT (input : IN STD_LOGIC ; -- 输入端 enable : IN STD_LOGIC ; -- 使能端 output : OUT STD_LOGIC ); -- 输出端 END buf3x ; ENTITY mux21 IS --实体2： 2选1多路选择器 PORT (in0, in1, sel : IN STD_LOGIC; output : OUT STD_LOGIC); * * 2.1 用VHDL设计多路选择器和触发器 2.2 1位二进制全加器的VHDL描述 通过简单、完整而典型的VHDL设计示例，初步了解用VHDL表达和设计电路的方法。 一段VHDL代码的基本组成部分： 库声明 实体 结构体 程序包 配置 2选1多路选择器 b 1 b x a 0 x a y s b a a b y s 0 1 当s=0时，y=a 当s=1时，y=b 2. 2选1多路选择器实现－原理图形输入法 0 0 1 y=a 0 a 1 1 0 y=b b 0 2. 2选1多路选择器实现－VHDL文本输入法1 实体 结构体 实体名称 端口名称 流动方向 数据类型 结构体名 功能描述 2. 2选1多路选择器实现－VHDL文本输入法2 实体 结构体 3. 相关语句结构和语法－实体表达结构 ENTITY、IS、PORT、END都是描述实体的关键词，不分大写小写，但是为了便于阅读，一般在设计中将关键词使用大写，自定义使用小写。 3. 相关语句结构和语法－实体名称 实体名表达的是该设计电路的器件名，通常根据相应电路的功能来确定。 不能用数字或中文开头。 3. 相关语句结构和语法－结构体表达结构 ARCHITECTURE、OF、IS、BEGIN、END都是描述结构体的关键词。 功能描述语句 3. 相关语句结构和语法－文件名称 使用VHDL语句编写：后缀是.vhd 使用Verilog HDL语句编写：后缀是.v 使用原理图输入设计：后缀是.gdf 文件名称建议和实体名称相同 4. 条件赋值表达式 y = a WHEN s1=‘0’ ELSE b ; 赋值目标 = 表达式 WHEN 赋值条件 ELSE 表达式 WHEN 赋值条件 ELSE 表达式 WHEN 赋值条件 ELSE 表达式 ; 试用VHDL语言描述下面的门电路： 1. 教学目的 通过D触发器的VHDL实现过程，学习时序电路的VHDL描述方法。 2. D触发器的功能描述 当CP=0时，触发器不工作，处于维持状态。当CP=1时，它的功能如下：当D=0时，次态=0，当D=1时，次态=1。 3. VHDL实现 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY dff1 IS