[数学]课次18.ppt

图6.22 线选方式实现片选控制示例 必须注意的是： A19和A18不能同时为0，否则，将会同时选中两个存储芯片，造成访问存储器操作错误。 即在采用线选方式的存储系统中，软件上必须保证在存储器寻址时片选线中只能有一位有效(例如定义为逻辑“0”)，而不允许多于一位的片选线同时有效。 否则，将导致存储器操作的差错。 线选方式的突出优点:无须使用片选译码器； 缺点:存储地址空间被分成了相互隔离的区段，造成地址空间的不连续(片选线多于一位为“0”以及片选线为全“1”的地址空间不能使用)，给编程带来不便。 图12.37给出了本例的地址空间分布情形。 另外，在采用线选方式时，如果某些地址线闲置不用(既不用作片内地址，也不用作片选线)，则在地址空间中还会存在地址重叠现象。 线选方式通常适用于存储容量较小且不要求存储容量扩充的小系统中。 图6.24采用全译码方式实现片选控制的RAM子系统 这种片选控制方式可以提供对整个存储空间的寻址能力。 即使不需要使用全部地址空间也可采用全译码方式，多余的译码输出(如图6.24中的Y4～Y7)暂时不用, 可留作需要时扩充。 (3) 部分译码方式 所谓部分译码方式就是只选用地址总线高位地址的一部分(而不是全部)进行译码，以产生各个存储器芯片的片选信号。 例如在图6.24所示的选译码电路中，假设高位地址A19不参加译码，把译码器74LS138的G1端接+5V，则A19无论是“0”还是“1”，只要A18～A11均能使74LS138的Y0输出有效(为低电平)，从而选中存储芯片1。 这样，存储芯片1的地址范围就是 78000H～787FFH(当A19＝0时)或F8000H～F87FFH(当A19＝1时)，即出现了一个存储单元可以由两个地址码来选中的现象(其他存储芯片的情况与此相同)。 我们称这种一个存储单元有多个地址与其对应的现象为“地址重叠”。 上述是假设A19一位地址不参加译码，则一个存储单元有两个地址与其对应。显然，如果有n位地址不参加译码，则一个存储单元将有2n个地址与其对应。 优点:部分选译码电路相对简单; 缺点:存储空间中存在地址重叠区，使用时应予以注意。 存储器与CPU连接方式总结 CPU与存储器相连时，将低位地址线连到存储器芯片的地址线上，实现片内选址。将高位地址线单独选用（线选法）或经过译码器（部分译码或全译码）译码输出控制芯片的选片端，以实现片间寻址。 线选法简单，节省译码电路，但地址分配重叠，而且各芯片地址一般是不连续的，在存储容量较小且不要求扩充的系统中，线选法是一种简单经济的方法。 全译码的优点是每个芯片的地址范围唯一确定，而且各片之间是连续的。缺点是译码电路比较复杂 部分译码方式比全译码选择方式简单，但存在地址重叠区。 常见存储器芯片 6.5 存储器的性能指标 计算机存储器的性能指标很多，例如存储容量、存取速度、存储器的可靠性、性能价格比、功耗等。 就功能和接口技术而言，最重要的性能指标是存储器的存储容量和存取速度。 1. 存储容量 存储容量是存储器可以容纳的二进制信息总量，即存储信息的总位数(bits)，也称存储器的位容量。 设存储器芯片的地址线和数据线位数分别是p和q，则该存储器芯片的编址单元总数为p2，该存储器芯片的位容量为p2×q。 2. 存取速度 存储器的存取速度可用“存取时间”和“存储周期”这两个时间参数来衡量。 “存取时间”(Access Time)是指从CPU发出有效存储器地址从而启动一次存储器读/写操作，到该读/写操作完成所经历的时间。 “存储周期”(memory cycle)是连续启动两次独立的存储器操作所需的最小时间间隔。 由于存储器在完成读/写操作之后需要一段恢复时间，所以通常存储器的存储周期略大于存储器的存取时间。 如果CPU在小于存储周期的时间之内连续启动两次存储器访问，那么存取结果的正确性将不能得到保证。 练习：要求用SRAM6264（8K×8）构成4C000H~53FFFH 存储器，高位地址译码采用74LS154。 1、需几片6264？ 地址范围： 53FFFH 4C000H 7FFFH+1 = 8000H =32768D = 32×1024 共需4片6264 2、每片地址范围？ 1#：4C000H ~ 4C000H+1FFFH=4DFFFH 2#：4E000H ~ 4FFFFH 3#：50000H ~ 51FFFH 4#：52000H ~ 53FFFH 1#： 0100，1100，0000，0000，0000