[工学]vhdl第3章.pptVIP

一般加法计数器设计 一般加法计数器设计 一般加法计数器设计 一般加法计数器设计 图5 例8的电路图 【例9】 ENTITY COMP_GOOD IS PORT(a1 : IN BIT; b1 : IN BIT; q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_GOOD IS BEGIN PROCESS (a1,b1) BEGIN IF a1 b1 THEN q1 = 1 ; ELSE q1 = 0 ; END IF; END PROCESS ; END ; 图6 例9的电路图 可以认为例8的原意是要设计一个纯组合电路的比较器．但是由于在条件语句中漏掉了给出当a1=b1时q1作何操作的表述，结果导致了一个不完整的条件语句，VHDL综合器将对例14的条件表述解释为：当条件a1=b1时对q1不作任何赋值操作，即在此情况下保持q1的原值，这意味着必须为q1配置一个寄存器，以便保存它的原值．图５所示的电路图即为例8的综合结果，不难发现综合器已为比较结果配置了一个寄存器．通常在仿真时，对这类电路的测试，很难发现在电路中已被插入了不必要的时序元件，这样浪费了逻辑资源，降低了电路的工作速度，影响了电路的可靠性，因此，设计者应该尽量避免此类电路的出现． 　　例9是对例8的改进，其中的“ELSE q1=‘0’”语句即已交代了当a1小于等于b1的情况下，q1作何赋值行为，从而能产生图６所示的简洁的组合电路． 实现时序电路的VHDL不同表达方式 例7通过利用表式“CLK’EVENT AND CLK=‘1’”来检测CLK的上升沿,从而实现边沿触发器的设计． 【例10】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF3 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF3 IS SIGNAL Q1 : STD_LOGIC; BEGIN PROCESS (CLK) BEGIN IF rising_edge(CLK) -- CLK的数据类型必须是STD_LOGIC THEN Q1 = D ; END IF; Q = Q1 ; END PROCESS ; END ; 例10调用了一个测定CLK上升沿的函数rising_edge(),它只能用于STD_LOGIC类型的信号 异步时序电路设计 一个时钟进程只能构成对应单一时钟信号的时序电路,如果在进程中需要构成多触发器时序电路,也只能产生对应某个单一时钟的同步时序逻辑,异步逻辑最好用多个时钟进程语句来构成,如例11. 异步时序电路设计 【例11】 ... ARCHITECTURE bhv OF MULTI_DFF IS SIGNAL Q1,Q2 : STD_LOGIC; BEGIN PRO1: PROCESS (CLK) BEGIN IF CLKEVENT AND CLK=1 THEN Q1 = NOT (Q2 OR A); END IF; END PROCESS ; PRO2:PROCESS (Q1) BEGIN IF Q1EVENT AND Q1=1 THEN Q2 = D; END IF; QQ = Q2 ; END PROCESS ; 图9 例11综合的电路 3.3 计数器设计 4位加法计数器 【例1】 ENTITY CNT4 IS PORT ( CLK : IN BIT ; Q : BUFFER INTEGER RANGE 15 DOWNTO 0 ) ; END ; ARCHITECTURE bhv OF CNT4 IS BEGIN PROCESS (CLK) BEGIN IF CLK