[工学]第7章常用时序逻辑功能器件.pptVIP

选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。这是因为时钟脉冲越少,对触发器同步输入端的控制即驱动要求越简单。如果没有时钟脉冲，则不需要控制，触发器将始终保持原来状态不变；如果只在需要翻转时才有时钟，则按照 型触发器确定驱动方程即可；如果在不需要翻转时也有时钟脉冲，则必须增加同步输入端的控制条件，以保证触发器在这些时刻不翻转。可见时钟脉冲之多少，是直接关系到计数器的电路结构是否能够最简的问题。 7.2.2 移位寄存器 把若干个触发器串接起来，就可以构成一个移位寄存器。 图7.2.2 串行数据输入端 串行数据输出端 并行数据输出端 1. 单向移位寄存器（串入/串出、并出、右移） 7.2.2 移位寄存器 D2=Q1 D1=Q0 D3=Q2 D0=DI Q0n+1=D Q1n+1 =Q0 Q2n+1 =Q1 Q3n+1 =Q2 Qn+1=D D触发器的特性方程 驱动方程： 次态方程： 工作原理： 设 DI = Q0Q1Q2Q3 = 1011 1 0 1 1 0 1 1 0 1 1 0 0 1 0 0 0 0 0 0 0 4个CP后，输入端的数据“1011”，串行送入寄存器，并行输出；再经过4个CP，串行输出（数码移出寄存器）。 FF0 FF1 FF2 FF3 CR=0 1CP 后 1 2CP 后 1 3CP 后 0 4CP 后 1 1011 3位二进制减计数器状态图 状态表 B 0 0 0 1 1 1 1 1 1 1 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 0 0 1 0 0 0 1 1 0 0 1 1 0 1 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 0 选用3个下降沿触发的 边沿JK触发器组成电路 3. 二进制同步减计数器(设计) 状态表 B 0 0 0 1 1 1 1 1 1 1 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 0 0 1 0 0 0 1 1 0 0 1 1 0 1 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 0 求状态方程: 3. 二进制同步减计数器(设计) （画各触发器的次态卡诺图） 画逻辑电路图: 3. 二进制同步减计数器 (设计) 4. 二进制同步可逆计数器 (1) 列出状态表和驱动表如表7.1.2。 7.1.2 非二进制计数器 例7.1.1 用D触发器设计一个8421码十进制同步加计数器。 计数 顺序 现 态 次 态 驱动信号 D3 D2 D1 D0 0 0 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 1 0 0 1 0 0 0 1 0 2 0 0 1 0 0 0 1 1 0 0 1 1 3 0 0 1 1 0 1 0 0 0 1 0 0 4 0 1 0 0 0 1 0 1 0 1 0 1 5 0 1 0 1 0 1 1 0 0 1 1 0 6 0 1 1 0 0 1 1 1 0 1 1 1 7 0 1 1 1 1 0 0 0 1 0 0 0 8 1 0 0 0 1 0 0 1 1 0 0 1 9 1 0 0 1 0 0 0 0 0 0 0 0 1 0 1 0 × × × × × × × × 1 1 1 1 × × × × × × × × … 解： 各触发器的驱动方程: (2) 画出卡诺图，求出D触发器的驱动方程： (3)画出逻辑电路图 该电路能够自启动。 (4) 画出完整的状态图，检查设计的计数器能否自启动。 7.1.3 集成计数器 CP脉冲 引入方式 型号 计数模式 清零方式 预置数 方 式 同步 74161 4位二进制加法 异步 (低电平) 同步 74HC161 4位二进制加法 异步 (低电平) 同步 74HCT161 4位二进制加法 异步 (低电平) 同步 74LS191 单时钟4位二进制可逆 无 异步 74LS193 双时钟4位二进制可逆 异步 (高电平) 异步 74160 十进制加法 异步 (低电平) 同步 74LS190 单时钟十进制可逆 无 异步 异步 74LS293 双时钟4位二进制加法 异步 无 74LS290 2-5-10进制加法 异步 异步 几种常用的集成电路计数器，见表7.1.3。 1. 集成计数器74161（ 4位二进制同步加计数器） （1）74161的功能 RCO=ETQAQBQCQD 表7.1.4 74161逻辑功能表 保 持 × A B C D D C B A ×