数电课程设计(论文)-四位二进制加计数器.doc

成 绩 评 定 表 学生姓名 班级学号 专 业 课程设计题目 四位二进制加计数器（缺0100，0101，0110，1000，1001） 评 语 组长签字： 成绩 日期 20 年 月 日 课程设计任务书 学 院 专 业 学生姓名 班级学号 课程设计题目 四位二进制加计数器（缺0100，0101，0110，1000，1001） 实践教学要求与任务: 1、了解数字系统设计方法。 2、熟悉VHDL语言及其仿真环境、下载方法。 3、熟悉Multisim环境。 4、设计实现四位二进制加计数器（缺0100，0101，0110，1000，1001Multisim环境及QuartusⅡ环境，练习数字系统设计方法， 包括采用触发器设计和超高速硬件描述语言设计，体会自上而 下、自下而上设计方法的优缺点。 第二周 在QuartusⅡ环境中用VHDL语言实现四位二进制加计数器（缺0100，0101，0110，1000，1001Multisim环境中仿真实现四位二进制加计数器（缺0100，0101，0110，1000，1001 201 年 月 日 专业负责人： 201 年 月 日 学院教学副院长： 201 年 月 日 摘 要 本文描述了四位二进制同步加法计数器的功能，并且缺省了状态0100，0101，0110，1000，1001。计数器初始状态从0000开始，每来一个CP脉冲计数器就加1，当增加到0011时，直接跳到状态0111；再来一个CP脉冲，计数器直接跳到状态1010；当计数器加到1111时，给高位进位的同时计数器归零。本课程设计分别通过QuartusⅡ和multisim软件设计实现此计时器。在QuartusⅡ软件中先用VHDL语言描述此计数器，编译完成后，进行波形仿真，最后下载到试验箱中。在multisim软件中首先设计实现此计数器功能的电路图，然后运行仿真电路图，通过LED灯亮灭的顺序和逻辑分析仪的波形变化情况验证电路图的正确性。 关键词：四位二进制加计数器；QuartusⅡ软件；multisim软件； 目 录1 课程设计目的 1 2 课程设计实现框图 1 3 实现过程 1 3.1 QuartusⅡ实现过程（VHDL） 1 3.1.1 建立工程 2 3.1.2 VHDL源程序 5 3.1.3 编译和仿真过程 6 3.1.4 引脚锁定与下载 9 3.1.5 仿真结果分析 10 3.2 Multisim实现过程（电路设计） 11 3.2.1 设计原理 11 3.2.2 基于Multisim的设计电路图 15 3.2.3 逻辑分析仪显示的波形 16 3.2.4 仿真结果分析 16 4 设计体会 17 5 参考文献 18 1 课程设计目的 1、了解数字系统设计方法。 2、熟悉VHDL语言及其仿真环境、下载方法。 3、熟悉Multisim环境。 4.设计实现四位二进制加计数器（缺0100,0101,0110,1000,1001）。 2 课程设计实现框图 图1所示是四位二进制同步加法计数器的结构示意框图。CP是输入计数脉冲，所谓计数，就是计CP脉冲个数，每来一个CP脉冲，计数器就加一个1，随着输入计数脉冲个数的增加，计数器中的数值也增大，当计数器计满时再来CP脉冲，计数器归零的同时给高位进位，即要送给高位进位信号，图中的输出信号C就是要送给高位的进位信号。 图1 四位二进制加计数器示意框图 由题目可知，无效状态为0100、0101、0110、1000、1001，根据二进制递增计数的规律，可画出状态图如图2所示。 图2 状态图 3 实现过程 3.1 QuartusⅡ实现过程（VHDL） 3.1.1 建立工程 启动Quartus后的界面如图所示QuartusⅡ软件的启动界面 首先需要创建一个工程点击 New Project创建一个新工程，系统显示如图（2）点击Next，为工程选择存储目录、工程名称、顶层实体名等，如图5所示；（3）点击Next，若目录不存在，系统可能提示创建新目录，点击“是”按钮创建新目录，系统显示如图所示系统提示是否需要加入文件，在此不添加任何文件（4）点击Next，进入设备选择对话框，如图，这里选中实验箱的核心芯片C系列FPGA产品EP1C6Q240C8； （）点击Next，系统提示是否需要其他EDA工具，这里不选任何其他工具； （7）点击Next后，系统提示创建工程的各属性总结，若没有错误，点击Finish，工程创建向导将生成一个工程，这时软件界面窗口左侧显示出设备型号和该工程的基本