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大 葉 大 學 資 訊 工 程 學 系 專 題 製 作 報 告 多重臨界電壓邏輯電路之漏電耗能分析 學 生：吳志成 F9206035 指導教授：林浩仁 老師 中華民國 九十六 年 五月 中文摘要 隨著半導體製程技術的演進，先進製程積體電路所使用的電 源電壓（Supply Voltage, Vdd ）必頇配合下降，同時MOS 元件的 臨界電壓（ Threshold Voltages, V ）也以20%x V 的比例降低。 th dd 由於 V 降低會造成元件的漏電流（ leakage current ）變大，尤 th 其是在 65 奈米技術節點下，各種漏電流所造成的靜態耗能將大 於電路操作的動態耗能，成為電路耗能的主要因素；因此，降低 漏電流在先進製程電路設計是一個相當重要的課題。 多重臨界電壓（Multiple Threshold Voltages ）是目前用來調 整晶片的效能和漏電耗能的