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大 葉 大 學 資 訊 工 程 學 系 專 題 製 作 報 告 多重臨界電壓邏輯電路之漏電耗能分析 學 生：吳志成 F9206035 指導教授：林浩仁 老師 中華民國 九十六 年 五月 中文摘要 隨著半導體製程技術的演進，先進製程積體電路所使用的電 源電壓（Supply Voltage, Vdd ）必頇配合下降，同時MOS 元件的 臨界電壓（ Threshold Voltages, V ）也以20%x V 的比例降低。 th dd 由於 V 降低會造成元件的漏電流（ leakage current ）變大，尤 th 其是在 65 奈米技術節點下，各種漏電流所造成的靜態耗能將大 於電路操作的動態耗能，成為電路耗能的主要因素；因此，降低 漏電流在先進製程電路設計是一個相當重要的課題。 多重臨界電壓（Multiple Threshold Voltages ）是目前用來調 整晶片的效能和漏電耗能的重要方案，由於低臨界電壓（ Low- Vth ） 元件速度較快，但漏電流較大；而高臨界電壓（High- Vth ）元件 則速度較慢，但漏電流較小。所以可以將電路中關鍵路徑（ critical path ）上的邏輯閘以低臨界電壓元件實現，以維持電路的效能； 而非關鍵路徑上的元件則採高臨界電壓元件實現，以降低漏電流。 在 多重臨界電壓方案中，分析邏輯電路以找出長路徑與計算 電路的漏電流是兩項重要的工作。本專題目標為多重臨界電壓邏 輯電路的漏電流計算，撰寫程式讀入電路的元件線路描述檔 （netlist file ）與所使用的元件庫檔（library file ）後，自動計算 出電路的漏電流，以作為後續發展降低漏電流程序的基礎模組。 - ii - 誌謝 本專題得以完成，首先感謝指導教授 林浩仁老師在專題上 給予的建議與指導方向以及提供的相關文獻作為參考，另外也感 謝研究所學長在程式方面的指導，讓我對專題的內容能更加瞭解 也節省了許多摸索的時間並避免不必要的錯誤，得以順利完成畢 業專題在此特別向老師和學長致謝。 - iii - 目錄 中文摘要 .ii 誌謝 .iii 目錄 iv 圖目錄 v 表目錄vi 公式目錄 vii 第一章 簡介 1 1.1專題研究動機 1 1.2目標 2 1.3所遇問題與解決方法 3 第二章 相關研究 4 2.1 雙重臨界電壓 CMOS 4 2.2 混合式臨界電壓 CMOS 12 2.3 多重電源電壓與多重臨界電壓 16 第 三章漏電流計算流程 21 第四章 實驗結果 30 第五章 結論與未來展望 33 參考文獻 34 - vi - 圖目錄 圖 1 〃1動態 功率損失 1 圖 1 〃2靜態 功率損失2 圖 2 〃1電路初始化 7 圖 2 〃2指定高臨界電壓 8 圖 2 〃3高臨界電壓最佳化 9 圖 2 〃4 ISCAS測試電路的靜態漏電耗能 11 圖 2 〃5 不同頻率的功率消耗 11 圖 2 〃6 PMOS傳輸延遲 17 圖 2 〃7 NMOS傳輸延遲 17 圖 3 〃1漏電流計算主要流程 22 圖 3 〃2 元件線路描述檔格式 23 圖 3 〃3處理元件電路描述檔的 C++類別 （class ） 24 圖 3 〃4 PINS處理流程 25 圖 3 〃5 COMPONENTS處理流程 25 圖 3 〃6 NET處理流程 26 圖 3 〃7 元件庫檔格式 27 圖 3 〃8處理元件庫檔輸入