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[物理]第四章 组合逻辑电路.ppt

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[物理]第四章 组合逻辑电路

第四章 组合逻辑电路 本章作业 组合逻辑电路的定义 组合逻辑电路 组合逻辑电路分析 【例1】 【例2】 逻辑功能 【例3】 组合逻辑电路设计 【例1】 5. 画出逻辑图: 【例2】 【例3】 §4—1 译码器 最典型的例子:存储器的地址译码。 译码器的功能分类 一、变量译码器 1、译码原理 2-4译码器原理图 译码器的逻辑符号 双二——四线译码器 三——八线译码器 74??138逻辑图 功能表 2、使能端的功能 延迟产生尖峰 尖峰信号和零重叠 用使能端E消除尖峰信号和零重叠 使用E来抑制零重叠和尖峰,译码器的输出波形变窄了. ② 用于扩展 【例2】 【例3】 ③构成数据分配器 两位1—4线数据分配器 ④ 实现存储器系统的地址译码 3、矩阵式译码器(多级译码) 二级译码 【例2】 三级译码 4、用译码器实现组合逻辑电路 【例2】 二、码制变换译码器 完全译码的BCD译码器 完全译码的BCD译码器电路图 不完全译码的BCD译码器 不完全译码的BCD译码器电路图 集成8421BCD译码器74??42 74??42的灵活应用 2、BCD译码器的扩展 3、组成输出分配器 三、数字显示译码器 字形显示 LED连接方式 显示译码器的真值表 常用显示译码器 74??48真值表 74??48电路图 74??48的连接 §4—2 数据选择器 常用数据选择器 常用数据选择器 常用数据选择器 四选一数据选择器 有使能端的双4选1数据选择器 选择器扩展 【例2】 方案一: 方案二: 方案三: 数据选择器用于总线发送控制 函数发生器 用四选一74??153 【例2】 数据同比较器— §4—3 编码器 一、二进制编码器 【例】 二、8421码编码器 三、优先编码器 【例】 集成优先编码器——74??148(8线-3线) 集成优先编码器——74??148 集成优先编码器——74??148 【例1】 【例2】 【例3】 §4—4 数字比较器 二、四位数值比较器 四位数值比较器 74??85逻辑图 【例】 用74??85构成五位数值比较器 用74??85构成24位数值比较器 §4—5 算术逻辑运算单元 (2)全加器 全加器 门电路组成的全加器及其传输延迟 实现方案1 实现方案2 实现方案3 实现方案4 集成全加器芯片74??183 二、四位串行进位加法器 四位串行进位加法器 三、四位并行进位(超前进位)加法器 四位并行进位加法器 四位并行进位加法器 四位并行进位加法器 四位并行进位加法器 集成四位并行进位加法器74??283 【例】 方案1:用74??283和74??85及或门 方案2:用74??283和与非门 方案2 四、16位并行进位加法器 16位并行进位加法器 16位并行进位加法器 16位快速加法器的结构图 16位并行进位加法器 五、算术运算逻辑单元(ALU) 算术运算逻辑单元(ALU) (ALU)功能分析 74??181 74??181功能表 §4—6 奇偶检测电路 九位奇偶检验电路 奇偶检验系统 §4—7 组合逻辑电路中的竞争与险象 一、险象的类型 【例1】 2、卡诺图法 三、消除险象的方法 3、 选通法 §4—8 集成化组合逻辑电路的开关参数 ? CO Cn Xn Yn Fn Cn-1 CI 被加数、加数以及低位的进位三者相加称为“全加” 真值表 1 1 1 0 1 0 0 1 1 0 0 1 0 1 0 0 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 Cn Fn Cn-1 Yn Xn 全减器的真值表如何? 1 1 1 0 1 0 0 1 1 0 0 1 0 1 0 0 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 Cn Fn Cn-1 Yn Xn Fn=XnYnCn–1+XnYnCn–1+ XnYnCn–1+XnYnCn–1 =Xn(Yn?Cn–1)+Xn(Yn?Cn–1) =Xn?Yn?Cn–1 Cn=XnYnCn–1+XnYnCn–1+ XnYnCn–1+XnYnCn–1 =(Xn?Yn)Cn–1+XnYn =(Xn?Yn)Cn–1?XnYn An Bn Cn-1 Fn 经化简之后,用门电路实现需要6级门才能得到全加和! 减少传输延迟的级数,是加法器设计的主要矛盾! An Bn D D 2 ? D 3 D 4 D 5 D 6 D 5 Cn Cn–1 Fn An Bn . . . . . . . . 不化简,用全部最小项实现,需要3级门。 Fn=XnYnCn–1+XnYnCn–1+ XnYnCn–1+XnYnCn–1 Cn=XnYnCn–1+XnYnCn–1+ XnYnCn–1+XnYnC

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