[工学]最新Verilog课件 第一讲 数字系统与FPGA设计概述.ppt

数字系统设计与FPGA应用 主讲教师：陈文艺 西安邮电学院 第 一讲 数字系统与FPGA设计概述 内容： 数字系统概述 数字逻辑设计基础器件和概念 可编程逻辑器件概述 可编程逻辑器件中的IP核概述 数字系统设计方法 FPGA设计流程 Verilog HDL概述 数字系统概述 常见数字系统：微处理机系统、数字信号处理系统、数字通信系统、数字编解码和加解密电路、数字多功能智能接口等。目前数字系统单片等效逻辑门总数达到几百甚至几千万门的已较常见。 数字系统实现方法 数字逻辑设计基础器件和概念 1 单元与层次 在数字逻辑设计中， 一般采用基本构造模块来组成数字系统。 通常将这种基本构造模块（无论简单还是复杂）称作单元（cell）。 基本单元是系统的基本构成模块。 通过对基本单元进行组合, 可以构成较大、 较复杂的A、 B、 C单元， 而A、 B、 C单元进一步用于构成更大的X单元和Y单元。这种设计方式可称作层次设计方法。 2 基本逻辑电路 任何复杂的数字系统从原理上而言， 最终都可以分解成基本的逻辑门和存储器元件。 ? 1） 逻辑门 逻辑门是设计数字系统的基础。 最基本的逻辑门有与门、 或门、 非门三种， 由此导出的逻辑门有与非门、 或非门、 异或门等， 如与非门是由与门和非门结合起来的逻辑门， 或非门是由或门和非门结合起来的逻辑门。在输入输出和总线设计中还常用到三态门。 常用逻辑门的逻辑符号及真值表如图 所示。 逻辑门相关基本概念 四值逻辑：逻辑值1、 逻辑值0、未知值X 、高阻值Z。 逻辑器件延时：0=1 上升延时， 1=0 下降延时， 0、1、x=Z 关断延时。惯性延时。 逻辑路径延时：逻辑器件间互连线的延时。传输延时。 逻辑器件扇出：定义逻辑器件输出连接的负载数目为扇出。如一个非门的输出连接了三个逻辑门的输入，则称该非门的扇出为3。扇出越大，负载越大，等效传输延时越大。 逻辑器件负载模型： CMOS逻辑器件的负载可等效为RC电路，负载越多，电容越大。 逻辑门相关基本概念 组合逻辑的竞争：门电路多个输入信号同时向相反的逻辑电平跳转。 组合逻辑的冒险：竞争导致逻辑输出出现不正确的尖峰信号，称为“毛刺”。组合逻辑电路中有“毛刺”出现，就说明该电路存在“冒险”。 2） 触发器 我们把具有存储记忆一位二值信号功能的基本单元电路称为触发器。 根据触发器电路结构和功能的不同， 可以分为RS触发器、 JK触发器、 D触发器、 T触发器和T′触发器等 在目前的数字系统同步电路设计中，一般只使用D触发器。 在异步电路设计中用到RS触发器和其它触发器。 D触发器的亚稳态(metastability)概念 当某个异步信号被送入一个同步触发器时，就可能发生亚稳态现象。如图所示，当输入D与时钟CLK1同时在亚稳态时间窗内翻转时，D触发器的输出可能出现一种不是1，也不是0的不确定中间状态，并可能维持一段时间，称亚稳态。 D触发器的亚稳态特性 亚稳态是触发器的固有特性，不可能消除，只能尽量减小亚稳态的持续时间。一般器件供应商会提供MTBF （mean time between failures)和tMET数据供设计参考。 MTBF：两次亚稳态出现的统计平均间隔时间。 tMET：亚稳态持续的统计平均时间。 祥见AN042：ALTERA器件的亚稳态问题 设计中尽量避免出现亚稳态问题，采用同步设计是目前最好的办法。在异步电路与同步电路接口处常用同步器处理，在异步电路设计中要专门处理。 D触发器的亚稳态参数 MTBF：两次亚稳态出现的统计平均间隔时间 可编程逻辑实验数字系统 当今社会是数字化社会， 数字集成电路应用非常广泛， 其发展从电子管、 晶体管、SSI、 MSI、 LSI、VLSI到ULSI， 其规模几乎平均每18个月翻一番（摩尔定律）。 ASIC 是专门为某一应用领域或某一专门用户需要而设计制造的集成电路。特点：量产成本低，但开发周期长，投入大，风险大，特别是到0.18微米后，投片费大增。 可编程逻辑器件PLD（Programmable Logic Device）是从可编程逻辑阵列和ASIC中发展出来的新器件。特点：开发周期短，设计修改灵活，无投片费，量产成本较高。 标准单元ASIC 门阵列ASIC 可编程逻辑器件（PLD） 可编程门阵列FPGA（Field programmable gate array） 可编程逻辑器件的分类 从用户可编程角度分类： 可编程逻辑器