基于HDL的十进制计数器的设计(FPGA).docVIP

实验二：基于HDL十进制计数、显示系统设计 实验目的： 掌握基于语言的ISE设计全流程； 熟悉、应用VerilogHDL描述数字电路； 掌握基于Verilog的组合和时序逻辑电路的设计方法； 具有数显输出的十进制计数器的设计。 实验原理： 实验内容：设计具有异步复位，同步使能的十进制计数器，其计数结果可以通过七段数码，管发光二极管进行显示。其系统原理图如下： 十进制计数器模块端口信号说明： 输入信号：clk----计数器的时钟信号 Clc——异步清零信号，当clc=1时，输出复位为0；当clc=0时， 正常计数 Ena——使能控制信号，当ena=1时，电路正常累加计数，否则电路不工作输出信号。 ② 输出信号： SUM[3:0]-------- 计数值的个位。即，在CLK上升沿检测到SUM=9 时，SUM将被置0，开始新一轮的计数。 COUT --------计数值的十位进位，即：只有在时钟CLK上升沿测 到SUM=9时，COUT将被置1，其余情况下COUT=0; 自顶向下的设计思路进行模块划分： 整个系统要求设计的模块：十进制计数模块和数码管驱动模块，由于实验按键为实现按键防抖，所以在实验时候需要加入消抖模块： 电源按键消抖：通常的按键所用开关为机械弹性开关，当机械触点断开、闭合时，由于机械触点的弹性作用，一个按键开关在闭合时不会马上稳定地接通，在断开时也不会一下子断开。因而在闭合及断开的瞬间均伴随有一连串的抖动，为了产生这种现象而作的措施就是按键消抖。 实验过程： 按照实验原理的设计思想，做出了以下设计代码： 十进制计数器部分： module cnt10(clr,clk,ena,sum,cout); input clr,clk,ena; output[3:0] sum; output cout; reg[3:0] sum; reg cout; always @(posedge clk or posedge clr) begin if(clr) begin sum=4b0000; cout=0; end else if(ena) begin if(sum==4b1001) begin sum=4b0000; cout = 1; end else if(sum4b1001) begin sum = sum+4b0001; cout=0; end end end Endmodule 数码管驱动模块代码： module led(out_y,sum); output [6:0] out_y; input[3:0] sum; reg [6:0] out_y; always @(sum) begin case(sum) 4b0000:out_y=7b0111111; 4b0001:out_y=7b0000110; 4b0010:out_y=7b1011011; 4b0011:out_y=7b1001111; 4b0100:out_y=7b1100110; 4b0101:out_y=7b1101101; 4b0110:out_y=7b1111101; 4b0111:out_y=7b0000111; 4b1000:out_y=7b1111111; 4b1001:out_y=7b1101111; default:out_y=7 endcase end endmodule 消抖模块部分实验已经给出，最后综合模块代码： module int(clk_50,clk,rest,ena,out_y,cout ); input clk_50,clk,rest,ena; output [6:0] out_y; output cout; wire [3:0] out; wire clk_out; wire [6:0] out_y; debounce_module u1(clk_50,rest,clk,clk_out); cnt10 u2(rest,clk_out,ena,out,cout); led u3(out_y,out); Endmodule 根据实验要求综合： 相应的引脚约束文件为： NET clk LOC = “V16” | PULLDOWN; NET clk_50 LOC = C9 ; NET clr LOC = N17 ; NET cout LOC = C11 ; NET data_o