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信息工程学院 * * 高速数据采集系统 贾立新 高速数据采集系统设计 利用并行总线单片机最小系统实验板设计高速数据采集系统，设计要求： （1）输入模拟信号为正弦信号，频率为200kHz， Vp-p≤0.5V； （2）用12.5MHz的固定采样频率连续采集128点数据； （2）用128×64点阵式LCD回放显示采集信号波形。 高速数据采集系统原理框图 FPGA内部控制电路的设计 单片机控制时序 FPGA内部设计顶层原理图 分频器模块VHDL程序 library ieee； use ieee.std_logic_1164.all； use ieee.std_logic_unsigned.all； entity fredivid is port( clkin：in std_logic； clkout：out std_logic)； end fredivid； architecture one of fredivid is signal q：std_logic_vector(1 downto 0); begin process(clkin) begin if (clkinevent and clkin=1)then if (q=11) then q=00； else