电赛论文-数字频率计浅析.doc

“瑞萨杯”全国大学生电子设计大赛 题目：数字频率计（F题） 参赛学校： 参赛队员： 摘要 本设计是基于FPGA的数字频率计，利用Verilog硬件描述语言设计实现了频率计内部功能模块，采用了等精度测量的方法，相比直接测频法和测周法有精度更高的特点。被测信号由ＤＤＳ产生，经衰减器后得到。被测信号输入调理采用高速运放OPA657和OPA820对其进行放大，由FPGA进行采样测量，算得频率值后传给单片机，由单片机显示数值及单位。对于时间间隔的测量，被测信号同样分两路通过OPA657放大电路进行放大，再分别输入FPGA，由FPGA进行时间间隔测量，单片机显示。发挥部分脉冲信号占空比测量设计同前。 关键词：等精度测量　FPGA　单片机　高速运放 1.系统方案 1.1整体系统的论证和选择 本系统主要由信源模块、前级运算放大电路模块、控制计数模块、显示模块组成，难点在于高速运算放大器的选择，及控制技术模块的选择。下面分别论证这两个个模块的选择。 1.2前级电路的论证与选择 　　方案一：采用高速运算放大电路与比较电路，由于比较电路电压翻转较慢，容易产生抖动，导致测量精度不够，实现起来较难。 　　方案二：采用两级级联高速运算放大电路。本方案通过使用集成运算放大芯片OPA657搭建两级运算放大电路，使增益达到100倍,当增益达到一定程度后，波形失真，成为正弦波，省去了整形过程，且满足了增益带宽100M的需求。 　　综合以上两种方案，选择方案二。 1.3控制计数模块的论证和选择　 　　方案一 ：用硬件电路实现。使用芯片搭建计数、控制电路模块，实现起来较困难，且效率跟不上，精度不够，不适宜。 　　方案二 ：用单片机实现。用单片机完成整个测量电路的测试控制、数据处理和显示输出]。该方案实现起来比较简单，但是由于单片机的处理频率一般不是很高，易受外部条件的干扰，功耗也高，不适宜。 　　方案三：利用FPGA实现。在EDA工具软件平台上以硬件描述语言VHDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、逻辑化简、逻辑分割、逻辑综合、结构综合经及逻辑优化与仿真，直到实现既定的电子线路系统功能。 　　综合以上三种方案，选择方案三。 2、理论分析与计算 FPGA采样计算 若所测频率值为fx，标准频率为fs，计数器1测得的被测信号的脉冲数值为Nx,计数器2测得的标准信号的脉冲值为Ns，则它们之间存在如下的关系[8]： …………(1) 下面由(1)可推得 2.2 前级电路放大增益计算 由于信号源内部有电阻，所以放大器前接了与信号源接近的电阻后，输入信号衰减了一倍，再接一个两级放大电路，则电路放大倍数达100倍，每级放大倍数公式为R7/R5+R7。 3、电路设计 3.1主电路设计 由于用信号发生器产生被测信号无法解决与FPGA、单片机共地问题，故在此用DDS产生正弦波、方波，经衰减器后将其电压有效值衰减到题目要求的50mV ~1V。然而在这段电压范围内FPGA无法对其进行正确的采样判决，故在此通过由OPA657及OPA820级联的放大电路将其电压有效值控制在FPGA能够正确采样的范围内，对于正弦波来说，放大一定倍数后就成为方波了，同样满足了FPGA的采样条件。FPGA进行内部测量后，与单片机进行串口通信，将=测得的值传给单片机，由单片机控制显示。主电路设计功能框图如图1所示。 图1 主电路设计框图 3.2 衰减器电路设计 衰减电路采用的是THS4011，电路图见图2。 图2 衰减器电路图 3.3 放大电路原理图 放大电路采用的是OPA657与OPA820级联放大电路，由于单片OPA657增益带宽积为1.6GHZ，而发挥部分被测信号频率高达100MHZ，所以由增益带宽积=A*f知，单片OPA657最多放大能放大16倍。而这个放大倍数不能满足我们所需要，所以在两片OPA657后再级联一块OPA820，就可使放大倍数高达100倍，远远满足我们的要求了。 图3 放大电路电路设计 3.4 FPGA测量系统电路设计 测量电路主要由锁相环倍频模块、频率计数模块、串口速率设置模块、串口数据发送模块、占空比测量模块组成。电路图如图4。 图4 FPGA测量电路图 4、软件设计与功能介绍 4.1发送端软件设计 发送端使用EP2C8Q208C8N作为发射端控制芯片，使用Verilog语言编写控制程序。程序主要可以实现对输入信号进行定期采样，记录1s内的高电平的次数，通过计算将次数转化为十