实验2电子教案(新).docVIP

数字电路EDA实验（课程） 实验题目 组合逻辑模块设计 实验性质 基础验证性 实验学时 2 面向专业 电信学院所有专业 开课学期 第2学期 开课单位 电工电子实验教学中心 实验地点 电子技术EDA实验室（404） 实验目的 熟悉MAX+plusII的VHDL或VerilogHDL文本设计全过程，掌握简单组合逻辑电路的VHDL描述，文本输入设计和仿真，并进一步掌握译码器的工作原理。 实验仪器 计算机 实验原理 利用MAX+plusII的原理图输入方法设计简单组合电路 预习要求 EDA实验使学生了解通过软件仿真的方法可以高效的完成硬件电路设计的计算机技术，初步掌握自顶向下的设计方法、EDA设计流程等，会用原理图输入和硬件描述语言VHDL设计逻辑电路。 实验内容 1、使用VHDL的case语句，设计七段译码器的程序，并完成文本输入、编译、仿真。 2、用文本输入法设计带使能控制端的3/8译码器和 4/16译码器，并完成文本输入、编译、仿真。 实验方法 1、 示例1：3/8译码器部分VHDL程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY DECODER_3_TO_8 IS PORT( ADDRESS: IN STD_LOGIC_VECTOR(2 DOWNTO 0); G1,G2A,G2B: IN STD_LOGIC; Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END DECODER_3_TO_8; ARCHITECTURE RTL OF DECODER_3_TO_8 IS SIGNAL INDATA:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN INDATA =ADDRESS; PROCESS(INDATA,G1,G2A,G2B) BEGIN IF(G1=1 AND G2A=0 AND G2B=0) THEN CASE INDATA IS WHEN 000 = Y WHEN 001 = Y WHEN 010 = Y WHEN 011 = Y WHEN 100 = Y WHEN 101 = Y WHEN 110 = Y WHEN 111 = Y WHEN OTHERS = Y END CASE; ELSE Y END IF; END PROCESS; END RTL; 示例2. 用VHDL描述4选1数据选择器。 题目要求：用VHDL语言描述4选1数据选择器。 题目分析：设定地址控制端A和B，输入数据为四位，用INPUT表示，输出端为Y，根据地址控制端AB的取值，选择INPUT中的一位进行输出。 VHDL语言参考程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX4 IS PORT( INPUT : IN STD_LOGIC_VECTOR(3 DOWNTO 0); A, B : IN STD_LOGIC; Y : OUT STD_LOGIC); END MUX4; ARCHITECTURE RTL OF MUX4 IS SIGNAL SEL:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN SEL=A B; PROCESS(INPUT,SEL) BEGIN IF(SEL=00) THEN Y=INPUT(0); ELSIF(SEL=01) THEN Y=INPUT(1); ELSIF(SEL=10) THEN Y=INPUT(2); ELSE Y=INPUT(3); END IF; END PROCESS; END RTL; 仿真波形如图2-2-2所示。 图2-2-2 4选1数据选择器的仿真波形图 示例3. 7段数码显示译