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FPGA与DDS研究可编程频率信号源设计和实现 　　摘要：本文介绍了使用硬件描述语言（VHDL）在FPGA中实现DDS的控制电路的新方法，这样HOST可以方便地控制并产生180M以下的任意频率及相位可调的正弦信号。本文给出了控制电路时序仿真波形，并验证了其可行性。 　　关键词：FPGA；VHDL；DDS；信号源 　　中图分类号：TN402 文献标识码：A文章编号：1007-9599 (2011) 13-0000-01 　　FPGA and DDS Programmable Frequency Source Design and Implementation Research 　　Zhou Xiaohua 　　(715 Research Institute,Hangzhou310012,China) 　　Abstract:This paper describes the use of hardware description language(VHDL)of DDS in the FPGA control circuit of the new method,so you can easily control and HOST have 180M following any adjustable frequency and phase sinusoidal signal.In this paper,the control circuit timing simulation waveforms,and verify its feasibility. 　　Keywords:FPGA;VHDL;DDS;Source 　　一、引言 　　DDS（直接数字频率合成Direct Digital Fraquency Synthesis，即DDFS，一般简称DDS）是从相位概念出发直接合成所需要波形的一种新的频率合成技术，频率精度非常高。随着DDS性能的不断提高，DDS技术已被广泛的应用于很多领域，如可编程AD采样频率、可编程信号源，可编程相移等等。 　　目前各大芯片制造厂商都相继推出采用先进CMOS工艺生产的高性能和多功能的DDS芯片（其中应用较为广泛的是AD985X系列），为电路设计者提供了方便的选择。 　　二、AD9851的工作原理及特性 　　AD9851是AD公司推出的直接数字合成器。AD9851内部除了完整的高速DDS外，还集成了时钟6倍频PLL和一个高速比较器。集成的6倍频PLL降低了外部参考时钟频率，这样仅需一个30MHz时钟源即可，它最高可产生180Mhz以内的任意高精度时钟（其频率精度为0.04Hz）。并且可以减小硬件设备的高频辐射，提高了系统的电磁兼容能力。 　　三、AD9851的控制时序 　　用8位总线来装载AD9851的40位输入参数，W_CLK是用于锁定5个8bit数据的时钟。FQ_UD的上升沿后将输入参数的内容作用到器件，使这些参数在tCF（18?CSYSCLK）后起作用。 　　AD9851的复位时序，它有较为特别的复位时序要求。tRS（复位宽度）：至少5个系统时钟，tRR（复位恢复）：至少2个系统时钟。tOL（复位时间）：至少13个系统时钟。 　　四、AD9851的参数说明 　　AD9851的40bit的参数是以串行或并行的模式装载的。并行装载模式是由五个8位数据组成，第一个8位参数（W0）用于确定信号输出相位、6倍频参考、省电模式使能和装载格式选择。其余的位是32位频率控制字。 　　五、FPGA控制电路应用实例 　　（一）AD9851与FPGA的接口 　　（二）控制电路接口部分功能描述 　　AD9851与FPGA的接口如图3所示，图中REFCLOCK是系统提供给AD9851的系统时钟，D0~D7是通过FPGA对AD9851的八位并行装载数据，RESET是给AD9851提供的复位信号。FQ_UD是在AD9851所有的40位的参数都装载完之后，HOST给出的一个参数有效的信号。W_CLK是参数装载时钟信号。 　　HOST通过往地址pba写数据pbd[7..0]来送参数给FPGA，FPGA启动控制AD9851，将参数按时序要求写入AD9851并使之启动。 　　（三）AD9851与FPGA的接口部分的VHDL设计 　　（四）示例程序仿真 　　FPGA的VHDL程序流程图的流程我们可以写出相应的VHDL程序代码，把代码进行编译、仿真后得到结果。 　　通过对仿真结果的波形分析，我们可以看出所得的输出完全符合实际设计的需要，波形和实际的要求一样。特别是复位的时序要求完全达到了设计要求。 　　（五）程序下载 　　本例采用ALTERA公司MAX+PLUSⅡ开发系统实现编程和仿真