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[工学]EDA技术 第04讲 VHDL01概述与结构
第二讲 VHDL 之一4.1 硬件描述语言概述4.2 VHDL程序基本结构;第四章 硬件描述语言VHDL;内容提要;;硬件描述语言;VHDL及特点;VHDL的发展:;VHDL特点:;VHDL的优点;VHDL与其它计算机语言的区别;C、ASM...
程序;VHDL到实际电路;VHDL 设计流程;设计输入;综合;适配;时序仿真与功能仿真;编程下载;硬件测试;基于VHDL的自顶向下设计方法;;VHDL程序基本结构;实体说明(Entity Declaration) ;PORT(端口)说明;端口模式;Out与 Buffer的区别;数据类型;类属参数说明 ;ENTITY black_box IS
Generic ( constant width : integer := 7;);
PORT (
clk, rst: IN std_logic;
d: IN std_logic_vector(width DOWNTO 0);
q: OUT std_logic_vector(width DOWNTO 0);
co: OUT std_logic);
END black_box;;“实体说明”的几点说明; 结构体(ARCHITECTURE );实体和结构体之间的关系; 结构体(ARCHITECTURE );用VHDL设计一个2选1的MUX;二选一电路(方案一);36;37;二选一电路(方案二);小结一:;设计十进制计数器;LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY COUNTER IS
PORT ( clk : IN BIT;
Q : OUT BIT_VECTOR(3 DOWNTO 0) );
END ENTITY COUNTER;
ARCHITECTURE BEHAVE OF COUNTER IS
variable CNT STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
PROCESS(CLK)
BENGIN
IF(CLK’EVENT AND CLK = ‘ 1 ‘ )
IF(CNT = ”1001”) THEN
CNT := ”0000”;
ELSE
CNT := CNT + 1;
END IF;
END IF;
Q = CNT;
END PROCESS;
END BEHAVE;
;库(LIBRARY); IEEE库:常用的资源库。IEEE库包含经过IEEE正式认可的STD_LOGIC_1164包集合和某些公司提供的一些包,如STD_LOGIC_ARITH(算术运算包集合)等。;WORK库。WORK库是现行作业库。设计者所描述的VHDL语句不需要任何说明,将都存放在WORK库中。WORK库对所有设计都隐含可见,因此在使用该库时无需进行任何说明。 ;库说明语句的语法形式为:
LIBRARY 库名; --说明使用什么库
USE 包集合名; --说明使用库中哪个包集合及包集
合中的项目(如过程名、函数名等);VHDL中的两个符合IEEE的标准库“STD”和“ieee” ;包集合(PACKAGE);例:描述三电平逻辑的包集合
PACKAGE logic IS
TYPE three_level_logic IS (’0’,’1’,’Z’); --三电平逻辑
CONSTANT unknown_value: three_level_logic :=’0’;
FUNCTION invert (input : three_level_logic) RETURN three_level_logic;
END logic;
PACKAGE BODY logic IS
FUNCTION invert (input : hree_level_logic)
RETURN hree_level_logic IS
BEGIN
CASE input IS
WHEN ’0’= RETURN ’1’;
WHEN ’1’= RETURN ’0’;
WHEN
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