第6章 时序逻辑电路44571.pptVIP

时序逻辑电路 授课教师：邢晓敏 本章主要内容 4.着重掌握集成计数器和集成寄存器的基本逻辑功能； 本章教学思路 一.时序逻辑电路的概述 一.时序逻辑电路的概述 一.时序逻辑电路的概述 一.时序逻辑电路的概述 二.分立元件构成同步时序逻辑电路的分析 二.分立元件构成同步时序逻辑电路的分析 二.分立元件构成同步时序逻辑电路的分析 二.分立元件构成同步时序逻辑电路的分析 二.分立元件构成同步时序逻辑电路的分析 二.分立元件构成同步时序逻辑电路的分析 三.分立元件构成同步时序逻辑电路的设计 三.分立元件构成同步时序逻辑电路的设计 三.分立元件构成同步时序逻辑电路的设计 四.集成计数器的逻辑功能及应用 四.集成计数器的逻辑功能及应用 四.集成计数器的逻辑功能及应用 四.集成计数器的逻辑功能及应用 四.集成计数器的逻辑功能及应用 四.集成计数器的逻辑功能及应用 四.集成计数器的逻辑功能及应用 四.集成计数器的逻辑功能及应用 四.集成计数器的逻辑功能及应用 四.集成计数器的逻辑功能及应用 四.集成计数器的逻辑功能及应用 四.集成计数器的逻辑功能及应用 四.集成计数器的逻辑功能及应用 四.集成计数器的逻辑功能及应用 四.集成计数器的逻辑功能及应用 四.集成计数器的逻辑功能及应用 四.集成计数器的逻辑功能及应用 四.集成计数器的逻辑功能及应用 四.集成计数器的逻辑功能及应用 74LS161仿真结果 五.常用集成寄存器的逻辑功能 1.设计步骤 （1）进行逻辑抽象，建立原始状态图 原则：宁多勿漏 （2）进行状态化简（或称状态合并） 原则：状态等价 状态等价 指在原始状态图中，若有两个或两个以上的次态，在输入相同的条件下，不仅有相同的输出，而且向同一个次态转换，则称这些状态是等价的。 （3）状态编码（或称状态分配） 有利于选定触发器的驱动方程和电路输出方程的简化。 选取编码方案的原则： 1.设计步骤 （4）选择触发器 （5）确定电路的输出方程和各触发器的驱动方程 类型的选择： 个数n的确定： 以边沿JK和边沿D为主，视情况而定。 M—电路包含的状态个数 方法：次态卡诺图法 （6）画逻辑图，并检查自启动能力。 2.设计举例 例：试设计一个同步六进制加法计数器。 【过程课上用黑板讲解！】 用集成计数器构成任意进制计数器 计数器概述 集成计数器74LS161/163/160/162 集成计数器74LS290 返 回 在数字电路中，能够记录输入脉冲个数的电路。 （一）计数器概述 定义 分类 （1）按计数的功能分 加法计数器 减法计数器 可逆计数器 （又称加/减计数器） 基本功能——统计时钟脉冲的个数，即实现计数操作。 功能 其它功能——可用于分频、定时、产生节拍脉冲等。 （3）按计数的数制分 二进制计数器 十进制计数器 不规则计数器 （又称任意进制计数器） （2）按计数的进制方式分 同步计数器 异步计数器 （又称串行计数器或行波计数器） （又称并行计数器或电位计数器） （一）计数器概述 （二）几种常用集成计数器 74LS161— 4位二进制同步加法计数器 ET EP RD LD RCO CP A B C D QA QB QC QD 时钟脉冲 （上升沿有效） 异步清零端（低电平有效） 计数（使能）控制端 （高电平有效） 同步预置数控制端（低电平有效） 数据输入端 输出端 进位输出端 ③ RD=LD=1且EP=ET=1时，按照4位自然二进制码进行同步二进制计数。 ② RD=1、LD=0，且有CP上升沿作用时，同步并行预置数。 74LS161是由4个边沿结构的JK触发器构成，可以实现4位二进制计数或者1位十六进制计数。 计 数 × × × × 1 1 1 1 保持（但RCO=0） × × × × × 0 × 1 1 保 持（全保持） × × × × × 1 0 1 1 D C B A D C B A × × 0 1 0 0 0 0 × × × × × × × × 0 QD QC QB QA D C B A CP ET EP LD RD 输 出 预置数据输入 时钟 使能 预置 清零 74LS161功能表 ① RD=0时异步清零。 ④ RD=LD=1且EP·ET=0时，计数器状态保持不变。 RCO=ET?QA?QB?QC?QD 74LS161的引脚排列图 （二）几种常用集成计数器 74LS163 与74LS161的异同 相同之处： 不同之处： （二）几种常用集成计数器 74LS163的引脚排列图、逻辑功能示意图、计数进制与74LS161均相同； 74LS163是同步清零式的4位二进制同步加法计数器； 74LS161是异步清零式的4位二进制（或1位十六进制）同步加法计数器。 74LS160 — 同步十进制加法计数