[法学]第八章 VHDL状态机.ppt

第八章 VHDL结构 电子信息工程学院 董素鸽 主要内容 VHDL实体、结构体 VHDL子程序 VHDL库 VHDL程序包 VHDL配置 VHDL文字规则 VHDL数据类型 VHDL操作符 8.1/8.2 VHDL实体结构体 设计实体为电路描述的整体，包含实体和结构体。 8.3 VHDL子程序 子程序（SUBPROGRAM）是一个VHDL程序模块。该模块利用顺序语句来完成定义和某些算法描述。（类似于进程） 子程序可以作为一个模块被定义在程序包、结构体和进程中。 8.3.1 VHDL函数 用户自定义函数和库中预定义函数 自定义函数格式 FUNCTION 函数名（参数表） RETURN 数据类型 - -函数首 FUNCTION 函数名（参数表） RETURN 数据类型 IS - -函数体 [说明部分] BEGIN 顺序语句 END FUNCTION 函数名； 在进程或结构体中定义的函数不必定义函数首，在程序包中必须定义函数首 如何定义函数？如何使用定义好的函数？例8-1 在程序包中定义一个函数 Library ieee; Use ieee.std_logic_1164.all; Package packexp is --定义程序包 function max (a,b:in std_logic_vector) -- 定义函数首 return std_logic_vector; function func1 (a,b,c:real) --定义函数首 return real; function “*” (a,b:integer) --定义函数首 return integer; function as2 (signal in1,in2:real) --定义函数首 return real; End; 函数首放在程序包的声明部分，建立一个程序包中函数的索引 例8-1 函数体的定义 Package body packexp is function max(a,b:in std_logic_vector) --定义函数体 return std_logic_vector is begin if ab then return a; else return b; end if; end function max; end; 函数体的定义放在程序包的内容声明部分 例8-1 函数调用部分 Library ieee; Use ieee.std_logic_1164.all; Use work.packexp.all; Entity axamp is Port (data1,data2:in std_logic_vector(3 downto 0); data3,data4:in std_logic_vector(3 downto 0); out1,out2: out std_logic_vector(3 downto 0) ); end; Architecture bhv of axamp is begin out1=max(data1,data2); process(data3,data4) begin out2=max(data3,data4); end process; end; 调用函数，可顺序，可并行 例8-2在结构体中定义和调用函数实例 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY func IS PORT(a: IN STD_LOGIC_VECTOR(0 TO 2); m: OUT STD_LOGIC_VECTOR(0 TO 2)); END ENTITY func; ARCHITECTURE demo OF func IS FUNCTION sam(x,y,z:STD_LOGIC) RETURN STD_LOGIC IS BEGIN RETURN (x AND y) OR z; END FUNCTION sam; BEGIN PROCESS(a) BEGIN m(0)=sam(a(0),a(1),a(2)); m(1)=sam(a(2)