HDL第七章设计风格.pptVIP

7.8 基本时序电路设计 7.8.1 触发器 module jkff_rs(clk,j,k,q,rs,set) ; //带异步清0、异步置1的jk触发器 input clk,j,k,set,rs ; ouput reg q ; always @(posedge clk , negedge rs , negedge set) begin if(!rs) q=1’b0 ; else if(!set) q=1’b1 ; else case({j,k}) 2’b00 :q=q ; 2’b01 :q=1’b0 ; 2’b10 :q=1’b1 ; 2’b11 :q=~q ; default :q=1’bx ; endcase end endmodule 7.8.2 锁存器与寄存器 module latch1(q,d,le) ; //电平触发的数据锁存器 input d,le; ouput q ; assign q=le?d:q ; endmodule module latch2(q,d,le,set,reset) ; //带置位/复位电平触发的数据锁存器 input d,le,set,reset ; ouput q ; assign q=reset?0:(set?:1(le?d:q)) ; endmodule module ttl373(le,oe,q,d) ; //带送数电平触发的8位数据锁存器 input le,oe ; input [7:0] ; ouput reg [7:0] q ; always @(*） begin if(~oe le) q=d ; else q=8’bz ; end endmodule module reg_w(dout,din,clk,clr) ; //边沿触发的异步清0、同步寄存器 parameter WIDTH=7 ; input clk,clr; input [WIDTH:0] din ;ouput reg[WIDTH:0] dout ; always @(posedge clk or posedge clr) begin if(clr) dout=0 ; else dout=din ; end endmodule module shift8w(din,clk,clr,dout) ; //8位左移移位寄存器 input din,clk,clr ouput reg[7:0] dout ; always @(posedge clk) begin if(clr) dout=0 ; else begin dout=dout1 ; dout[0]=din ； end end endmodule 7.8.3 计数器与串并转换器 module updown_count(d,clk,clear,load,up_down,qd) ; //可控加减计数器 input clk,clear,load,up_down ; input[7:0] d; ouput [7:0] qd ; reg[7:0] cnt ; always @(posedge clk , negedge rs , negedge set) assign qd=cnt ; always @(posedge clk) begin if(!clear) cnt=8’h00 ; //同步清0，低电平有效 else if(load) cnt=d ; //同步预置 ，高电平有效 else if(up_down) cnt=cnt+1 ; //加1计数 else cnt=cnt-1 ; //减1计数 end endmodule 7.8.4 简易微处理器