(数电)集成触发器功能测试及转换推荐.docVIP

深 圳 大 学 实 验 报 告 实验课程名称： 数字电路与逻辑设计 实验项目名称： 集成触发器功能测试及转换 学院： 信息工程 专业： 报告人： 学号： 班级： 同组人： 指导教师： 实验时间： 实验报告提交时间： 一、实验目的?? （1）熟悉并掌握、、触发器的构成、工作原理和功能测试方法；? （2）掌握不同逻辑功能触发器的相互转换；? （3）掌握三态触发器和锁存器的功能及使用方法；? （4）学会触发器、三态触发器、锁存器的应用。 预习要求 （1）复习各种触发器的工作原理、逻辑功能及不同结构形式触发器的触发方式、工作特性； （2）熟悉集成触发器、触发器、三态输出触发器、锁存器的引脚排列及功能； （3）复习各种触发器之间的功能转换方法。 三、实验原理 触发器是具有记忆作用的基本单元，在时序电路中是必不可少的。触发器具有两个基本性质：①在一定条件下，触发器可以维持在两种稳定状态上（0或1状态之一保持不变）；②在一定的外加信号作用下，触发器可以从一种状态转变成另一种稳定状态（0—1或1—0），也就是说，触发器可记忆二进制的0或1，故被用作二进制的存储单元。 触发器可以根据有无时钟脉冲分为两大类：基本触发器和钟控触发器。从逻辑功能，即从触发器次态和现态以及输入信号之间的关系上，可以将钟控触发器分为触发器、触发器、触发器、触发器等几种类型。当有效时， 触发器的特性方程是： 触发器的特性方程是： 触发器的特性方程是： 触发器的特性方程是： 触发器的特性方程是： 钟控触发器若按触发器方式，可分为电平触发（高电平触发、低电平触发）、边沿触发（上升沿触发、下降沿触发）和主从触发三种。电平触发：在时钟脉冲高（低）电平期间，触发器接受控制输入信号，从而改变其状态。电平触发方式的根本缺陷是空翻问题。边沿触发：仅在时钟的下降沿（1—0变化边沿）或上升沿（0—1变化边沿）触发器才能接受控制输入信号，从而改变其状态。主从触发：在时钟脉冲高电平期间，主触发器接受控制输入信号，时钟脉冲下降沿时刻从触发器可以改变状态——变为主触发器的状态。 实验仪器及材料 （1）双踪示波器； （2）RXS-1B数字逻辑电路实验箱； （3）74LS74（双上升沿触发器）、74LS76（双下降沿JK触发器）、74LS86（四2输入异或门）。 实验任务 任务一：维持-阻塞型触发器功能测试 74LS74的引脚排列图如图4-19所示。图中，、端分别为异步置1端，置0端（或称异步位置、复位端），为时钟脉冲端。 图4-19 74LS74芯片的引脚排列图 试按下面步骤做实验： 分别在、端加低电平，观察并记录,端的状态。注意：当、端同时加低电平时，输出将为高电平，但是此时如果、端再同时加高电平，对应的输出状态是不确定的。 令、端为高电平，端分别接入高、低电平，同时用手动脉冲作为，然后观察并记录当为0-1时端状态。 当==1，=0（或=1）时，改变端信号，然后观察端的状态是否变化。整理上述实验室据，将结果填入表4-5中。 令==1，将和端相连，加入1kHz连续脉冲，然后用双踪示波器观察并记录相对于的波形。 表4-5 触发器74LS74功能表 任务二：下降沿J－K触发器功能测试 74LS76芯片的引脚排列图如图4-20所示。 自拟实验步骤，测试其功能，并将结果填入表4-6中。 图4-20 74LS76芯片的引脚排列图 表4-6 双J—K下降沿触发器74LS76功能表 令J=K=1时，且在端加入1kHz连续脉冲，然后用双踪示波器观察—波形，并与触发器的和端相连时观察到的端的波形相比较，看看有何异同点? 任务三：触发器功能转换 （1）分别将触发器和J－K触发器转换成触发器，并列出表达式，画出实验接线图； （2）接入1kHz连续脉冲，观察各触发器和端波形，比较两者关系； （3）自拟实验数据表并填写之。 实验数据 任务一：维持-阻塞型触发器功能测试 表4-5 触发器74LS74功能表 任务二：下降沿J－K触发器功能测试 表4-6