20第六章存储器系统2.pptVIP

6.4 高速缓冲存储器 目前，高性能处理机的工作主频已经达到1GHz，而且普遍采用超标量和超流水线等技术，在一个周期内能并行执行多条指令。然而，这些指令和指令执行过程中所需要的数据都来自主存储器。一般主存储器采用动态存储器（DRAM）实现，其工作速度比处理机慢100倍以上。　　高性能处理机通常有两级Cache，其中，第一级在CPU内部，它的容量比较小，速度很快，第二级在主板上，容量比较大，速度比第一级要低5倍左右。也有部分高性能处理机采用三级Cache，前两级都在CPU内部。本节主要介绍由Cache与主存储器构成的Cache存储系统（以下简称Cache）。 6.4 高速缓冲存储器 CPU对主存的局部地址空间访问较为频繁，而对此范围以外的访问甚少，这种现象称为程序访问的局部性。 根据局部性原理，在CPU和主存之间，设置一个存取速度高而容量相对较小的存储器，是解决计算机系统速度瓶颈的问题的一个有效措施。这一高速的容量较小的存储器称为高速缓冲存储器，和主存构成“Cache——主存”的层次结构。 6.4 高速缓冲存储器 1. 高速缓冲存储器的基本结构 Cache由存储体、Cache——主存地址映像和Cache替换机构组成。 6.4 高速缓冲存储器 6.4 高速缓冲存储器 1. 高速缓冲存储器的基本结构 1）Cache存储体。Cache存储体是以一定的字容量所组成的存储模块，尽管它的位置是介于CPU和主存之间，但CPU对它访问的功能全部由硬件实现。 为了提高Cache信息传输的吞吐率，Cache的存储体和主存一样被分成若干个块，每个块称为一页，页的容量通常为在一个主存周期内能够访问主存的字数。 命中率是指CPU所要访问的信息在Cache中的比率。 6.4 高速缓冲存储器 1. 高速缓冲存储器的基本结构 2）地址映射。地址映射的功能是把CPU发送来的主存地址转换成Cache的地址。当CPU要访问Cache时，送来主存地址放入主存地址寄存器。通过主存－Cache地址变换部件把主存地址中的块号B变换成Cache的块号b放入Cache地址寄存器中，并且把主存地址中的块内地址W直接作为Cache的块内地址w装入到Cache地址寄存器中。如果变换成功（称为Cache命中），就用所得到的Cache地址去访问Cache，从Cache中取出数据送往CPU。 如果变换不成功，则产生Cache失效信息，并且用主存地址访问主存储器。从主存储器中读出一个字送往CPU。同时，把包括被访问字在内的一整块都从主存储器中读出来，装入到Cache中去。这时，如果Cache已经满，则要采用某种Cache替换算法把不常用一块先调入主存储器中原来存放它的地方。以便腾出空间来存放新调入的块。由于程序具有局部性特点，每次块失效时都把一块（由多个字组成）调入到Cache中，能够提高Cache的命中率。 6.4 高速缓冲存储器 1. 高速缓冲存储器的基本结构 3）替换机构。当发生块失效现象时，应将从主存中取出的内容存放到Cache中。若Cache中尚有空闲的块，则可将新的内容写入，若Cache中的块都已装满，则需要进行替换。替换机构是按替换算法设计的，其作用是指出应该替换的块号。替换算法与Cache的命中率密切相关，替换机构由硬件实现。 6.4 高速缓冲存储器 2. 高速缓冲存储器的读/写操作 1）Cache的读操作。CPU在执行读操作指令时，由地址总线发出地址信号，地址信号经地址映像产生两种情况中的一种：一种是命中，另一种是未命中。 6.4 高速缓冲存储器 2. 高速缓冲存储器的读/写操作 2）Cache的写操作。Cache中保存的字块是主存中相应字块的一个副本，如果程序执行过程中，要对某一单元进行写操作时，就会遇到如何保持Cache和主存内容的一致性问题。 通常有三种解决方法： 6.4 高速缓冲存储器 2. 高速缓冲存储器的读/写操作 ①通过式写。通过式写又称直达法，即将所需保存的信息同时写入Cache和主存。 ②标志交换法。又称回写法，这种方法是暂时只将信息写入Cache，并用标志加以注明，直到被修改的字块从Cache中替换出来时才一次性地写入主存 ③仅将信息写入主存。当写入的地址为命中地址时，将Cache中该块的有效标志置成“0”，即使该快的副本失效。也就是说，被修改的单元根本不在Cache中，写操作直接对主存进行。 6.5 虚拟存储器 1. 什么是虚拟存储器 虚拟存储器是建立在主存和辅存的物理结构基础之上的，由附加硬件装置以及 操作系统存储管理软件组成的一种存储体系。它把主存和辅存的地址空间统一编址，形成一个庞大的存储空间，在这个大空间里，用户可以自由编程，完全不必考虑程序在主存中是否装得下，或者放置辅存的程序将来在主存中的实际位置。它处于主存—辅存层次。 6.5 虚拟