DDS算法的Verilog实现.docVIP

一、 DDS设计要求 用Verilog HDL语言实现基于DDS技术的余弦信号发生器，其输出位宽为 16bit。 二、 使用MATLAB定点正、余弦波形数值 借助MATLAB生成ROM中的定点正、余弦波形数值，形成.coe文件。 1．利用MATLAB计算出正、余弦波形的浮点值，并量化 16bit 的定点波形数值[2]。 x= linspace(0,6.28,1024); %在区间[0，6.28]之间等间隔地取1024个点 y1=cos(x); %计算相应的正余弦值 y2=sin(x); %由于正余弦波形的值在[0，1]之间，需要量化成16bit，先将数值放大 y1=y1*32678; y2=y2*32768; %再将放大的浮点值量化，并写到存放在E盘的文本中 fid = fopen(e:/cos_coe.txt, wt); fprintf(fid, %16.0f\n, y1); %在写文件时量化成16bit fclose(fid) fid = fopen(e:/sin_coe.txt, wt); fprintf(fid, %16.0f\n, y2); fclose(fid) 2．产生.coe 文件 在 e 盘根目录下，将 cos_coe.txt 和 sin_coe.txt 的后缀改成.coe，打开文件，把每一行之间的空格用文本的替换功能换成逗号“,”，并在最后一行添加一个分号