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基于VXI接口的FPGA重配置技术 　　摘要:随着嵌入式系统的流行,许多系统设计者要尽量减少系统组成的复杂程度并且提高整个系统的升级弹性。为了同时达到这两个目标,系统可以使用微机对FPGA器件进行配置。该设计实现了微机对Xilinx公司的Spartan系列和Vertex系列的FPGA重配置。 　　关键词:配置;VXI接口;FPGA;嵌入式系统;升级弹性;设备配置 　　中图分类号:TP273文献标识码:A文章编号:1009-2374#8197;(2010)13-0092-02 　　 　　当今的系统要求在更小的空间和更少的成本上实现更多的功能。虽然闪存PROM平台为Xilinx FPGA的配置提供了一个易于使用解决方案,但是嵌入式处理器的配置解决方案可以实现更高级的FPGA配置应用,并减少电路板的物理空间。 　　一、系统概述 　　本设计采用微机对FPGA进行配置,可以根据需要对目标器件再配置。设计组成主要包括:微机、VXI接口、存储空间、配置逻辑。系统框如图1所示。 　　二、配置流程 　　Virtex和Spartan系列FPGA在实现微机配置的设计中,常用的主要模式有Master Serial、Master SPI、Master BPI-Up、Master BPI-Down、Master SelectMAP、JTAG、Slave SelectMAP、Slave Serial等几种方式。这几种模式有很多类似的地方,尤其是配置流程都是一样的,大致可以分为四个阶段:器件上电(器件内部状态机复位,器件被激活)、器件初始化(器件内部配置存储器被复位)、配置下载(配置逻辑读取并接收配置数据)、完成配置。本设计主要讲解了Slave SelectMAP配置方式的实现。 　　三、配置方式 　　SelectMAP配置方式只在每个配置时钟上升沿时,将当前数据线上的一次配置数据下载到目标器件。此配置方式有两个外部控制信号:CS_B(片选信号)和RDWR_B(读写选择信号)。当配置数据下载至目标器件时,这两个信号应该被拉低。当配置时钟够快时(比如对Virtex系列配置时,配置时钟高于50MHz),应该对BUSY(指示配置数据下发成功与否的握手信号)进行监测,这样才能保证配置数据的正确下发。如果BUSY拉高,说明前一次配置时钟的数据没有下载成功,应该重发上一次配置时钟的数据。 　　四、配置文件 　　(一)数据格式 　　因为配置数据是通过上位机发送下来的,所以数据格式应该是上位机所能支持的,为了支持不同的解决方案,Xilinx工具能生成许多不同的数据格式的配置文件。常用的有如下几种:bit配置文件(包含不需要下载到目标器件的头文件信息)、bin配置文件(不包含头文件信息)、hex配置文件(只包含配置数据)等。 　　其中bin配置文件包含了三个部分信息:配置数据线宽度自动检测字、同步字、配置数据。本设计采用SelectMAP配置方式,应该有且仅有这三个部分的信息,所以我们采用bin配置文件。 　　(二)字节变换 　　就数据排序而言,相比于SelectMAP而言,Serial配置方式是比较简单的,只需从数据的第一个比特开始一直发送到最后一个比特。SelectMAP方式中配置数据在每个配置时钟的上升沿时被读入,而且每个字节的最高位放在配置数据线的最低位上,而不是配置数据线的最高位上。因为这样非传统的数据排序,导致bin文件里的数据排序与配置数据线的高低位不一致。因此文件的数据排序需要字节变换之后再下发到目标器件中。本设计中使用的bin文件,在生成时就已经进行了字节变换,所以可以直接使用。 　　五、VXI接口 　　VXI总线是一种完全开放的,适于多供货厂商环境的模块式仪器行业规范,它是为适应测量仪器特别是自动测试系统从分离结构发展为更为紧凑的模块式结构的需要,而推出的一种新的总线标准。 　　VXI接口的设计主要包括:总线译码逻辑、寄存器操作逻辑、中断控制逻辑、单片机接口逻辑。本设计中VXI接口在Spartan1400an内部实现,除了能在器件配置中起作用,还可以结合需求完成更多的应用。如作者参与的矢量信号分析仪中,此接口完成数据上传和命令下发。 　　六、配置状态机 　　为了方便结合VXI接口的控制,存储空间使用Spartan-1400an内部的FIFO。考虑到配置文件较大,片内FIFO空间有限,所以把配置数据分批下发到目标器件里。本设计采用宽度16比特,深度4096的FIFO。 　　配置状态机的设计分为如下状态:Idle、Prepare、Wait、Operation、Success、Delay、End. 　　Idle:状态机初始状态; 　　Prepare:状态机准备状态; 　　Wait:状态机等待状态,等待微机发送配