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基于多速率DA的根升余弦滤波器的FPGA实现 　　摘 要:根升余弦滤波器的传统实现结构占用的FPGA逻辑资源较多,针对一个特定的多速率系统的实现,首先采用多速率处理技术,较少计算量,针对多速率系统中的48阶根升余弦滤波器,采用分布式算法,并结合流水线技术,提出了基于FPGA的实现方案。与传统结构实现的滤波器相比达到了提高资源利用率、提高系统工作频率以及提高计算速度的目的。和Quartus Ⅱ中IP core实现的滤波器相比,最大工作频率低但占用资源少。 　　关键词:根升余弦滤波器;分布式算法;FPGA;多速率 　　中图分类号:TN713文献标识码:A 　　文章编号:1004-373X(2009)19-094-05 　　 　　FPGA Implementation of Rcos-filter Based on Multi-rate DA 　　LIU Jun1,2,LIU Huijie1,2,YIN Zengshan1,2 　　(1.Key Lab of Micro-satellite,Chinese Academy of Sciences,Shanghai,200050,China; 　　2.Shanghai Institute of Micro-system and Information Technology,Chinese Academy of Sciences,Shanghai,200050,China) 　　Abstract:The traditional implementation of rising cos-filter requires large FPGA′s logic resource.A multi-rate system is studied.Firstly,it takes multi-rate technology to reduce computing quantity.For the 48 steps rising cos-filter of this system,it is accomplished by a combination of distributed algorithm and pipeline technology.Implemented scheme based on FPGA is proposed.Compared with the traditional implementation,it has advantages of saving in logic resource,work frequency and calculation speed.Compared with DA filter provided by Quartus Ⅱ,it bears the lower frequency but needs less resource. 　　Keywords:rcos-filter;distributed algorithm;FPGA;multi-rate 　　 　　0 引 言 　　根升余弦成形滤波器是数字信号处理中的重要部件,它能对数字信号进行成形滤波,压缩旁瓣,减少干扰的影响,从而降低误码率。根据文献[1],它的传统FPGA实现方式基于乘累加器(Multiplier Add Cell,MAC)结构,设计方便,只需要乘法器、加法器和移位寄存器即可实现,但是在FPGA中实现硬件乘法器十分耗费资源。特别是当滤波器阶数很高时,资源耗费不可忽视。若采用乘法器复用的结构,运算速度较慢。分布式算法(Distribute Arithmetic,DA)是另一种应用在FPGA中计算乘积和的算法。根据文献[2],分布式算法结构的FIR滤波器利用FPGA中的查找表(LUT)来替代乘法器,这种方法可以极大地减少硬件电路规模,有效提高逻辑资源的利用率,而且有较高的处理速度,满足实时处理的要求。分布式算法的处理速度仅与输入的位宽有关,对于大规模乘积和的运算,其计算速度有着明显的优势。当输入位宽过大时,可以通过将DA算法改进成并行结构而获得更快的处理速度。根据文献[3],对多速率系统来说,还可以引入多相结构来减少计算量,提高处理速度。本文针对根升余弦成形滤波器提出一种基于多速率信号处理技术和分布式算法的FPGA实现技术,使得计算量大幅减少,处理速度得到较大提高,而且使得FPGA资源利用更合理。 　　1 根升余弦滤波器原理与结构 　　奈奎斯特第一准则提出消除码间干扰,系统从发送滤波器经信道到接收滤波器总的传输特性所应满足的条件,据此可以求出满足奈奎斯特准则的成形滤波器。根据文献[4],在实际中得到广泛应用的是幅频响应,它是具有奇对称升余弦形状过渡带的一类滤波