第3章. 组合逻辑电路. 2.ppt

思考题和习题： 3.14 3.15 3.19 3.20 用加法器设计组合逻辑电路 用加法器设计组合逻辑电路 思考题和习题： 3.23 3.24 3.27 中规模组件都是为了实现专门的逻辑功能而设计，但是通过适当的连接，可以实现一般的逻辑功能。 用中规模组件设计逻辑电路，可以减少连线、提高可靠性。 下面介绍用选择器和译码器设计组合逻辑电路的方法。 § 3.5 利用中规模组件设计组合电路 （1）用数据选择器设计逻辑电路 四选一选择器功能表 类似三变量函数的表达式！ 例： 利用四选一选择器实现如下逻辑函数。 与四选一选择器输出的逻辑式比较 可以令： 变换 D0 D1 D2 D3 A0 A1 W A G R Y “1” 接线图 74LS153 用n位输入的数据选择器，可以产生任何一种输入变量数不大于n+1的组合逻辑函数。 设计时可以采用函数式比较法。控制端作为输入端，数据输入端可以综合为一个输入端。 （2）用线译码器设计多输出逻辑电路 从功能表可知： 二—四译码器功能表 例： 用2-4线译码器产生一组多输出函数。 参考上页的逻辑式 可知 接线图 Z2 Z1 n-2n 线译码器，包含了n变量所有的最小项。加上或门或与非门，可以组成任何形式的输入变量小于n的组合逻辑函数。 * * 方法二 3.4.3 加法器 1 1 0 1 1 0 0 1 + 举例：A=1101, B=1001, 计算A+B 0 1 1 0 1 0 0 1 1 加法运算的基本规则： （1）逢二进一。 （2）最低位是两个数最低位的相加，不需考虑进位。 （3）其余各位都是三个数相加，包括加数、被加数和低位来的进位。 （4）任何位相加都产生两个结果：本位和、向高位的进位。 （1）半加器： 半加运算不考虑从低位来的进位 A---加数；B---被加数；S---本位和； C---进位。 真值表 真值表 逻辑图 半加器 A B C S 逻辑符号 =1 A B S C ? ? （2）全加器： an---加数；bn---被加数；cn-1---低位的进位；sn---本位和；cn---进位。 逻辑状态表见下页 相加过程中，既考虑加数、被加数又考虑低位的进位位。 半加和： 所以： an bn cn-1 sn cn 全加器 逻辑图 逻辑符号 半加器 半加器 ? 1 an bn Cn-1 全加器SN74LS183的管脚图 1 14 SN74H183 1an 1bn 1cn-1 1cn 1sn 2cn-1 2cn 2sn 2an 2bn Ucc GND 应用举例：用一片SN74LS183构成两位串行进位全加器。 bn cn-1 sn cn 全加器 an bn cn-1 sn cn 全加器 an A2 A1 B2 B1 D2 D1 C 串行进位 其它组件： SN74H83---四位串行进位全加器。 SN74283---四位超前进位全加器。 8421码 余3码 8421码 + 3（0011） = 余3码 3.4.4 数字比较器 比较器的分类： （1）仅比较两个数是否相等。 （2）除比较两个数是否相等外，还要比较两个数的大小。 第一类的逻辑功能较简单，下面重点介绍第二类比较器。 （1）一位数值比较器 功能表 A B AB AB A=B 逻辑图 逻辑符号 A=B =1 A B AB AB ?? ?? ?? ?? （2）多位数值比较器 比较原则： 先从高位比起,高位大的数值一定大。 例如：A=1001 B=0111; 则A大于B B. 若高位相等,则再比较低位数,最终结果由低位的比较结果决定。 A＝0011 B=0101; 则A小于B A=0100 B=0100; 则A=B 请根据这个原则设计一下，每位的比较应包括几个输入、输出？ A、B两个多位数的比较： Ai Bi 两个本位数 （AB）i-1 （A=B）i-1 （AB）i-1 低位的比较结果 （AB）i （A=B）i （AB）i 比较结果向高位输出 每个比较环节的功能表 四位集成电路比较器74LS85 A3 B2 A2 A1 B1 A0 B0 B3 B3 (AB)L (A=B)L (AB)L AB A=B AB GND A0 B0 B1 A1 A2 B2 A3 UCC 低位比较结果 向高位输出 (AB)L (A=B)L (AB)L AB A=B AB 例：七位二进制数比较器。（采用两片85） （AB）L （AB）L AB A=B AB A5 B5 A4 B4 0 0 A6 B6 （A=B）L （AB）L （AB）L AB A=B AB A1 B1 A0 B0 A3 B3 A2 B2 （A=B）L ? 0 1 0 ? 74LS85 74LS85 例：设计三个四位数的比较器，可以对A