《半导体集成电路》课件12 传输门逻辑.ppt

第7章 传输门逻辑 内容提要 基本的传输门 信号传输延迟 传输门逻辑（pass-transistor logic) 传输门逻辑版图举例 传输门逻辑举例 pass-transistor logic 的逻辑自动生成 小结 移 位 器 在实际数据计算时，有时需要进行数据的移位计算。如： 举 例 举 例(续) 作业： 1.采用BDD方法生成基于传输门的异或逻辑F=A⊕B（要求有生成步骤），并画出其版图。 2.分别阐述PMOS传输门、NMOS传输门和CMOS传输门的特点。 * * 半导体 集成电路 学校：西安理工大学 院系：自动化学院电子工程系 专业：电子、微电 时间：秋季学期 静态逻辑电路 p n A O 逻辑门的设计 O A B A A A B B B 输入信号加在栅极上，而输出电压从漏极输出 输出为低电平逻辑时，NMOS网 工作 输出为高电平逻辑时，PMOS 网工作 O p A n p B n 优点：低功耗 缺点：随着逻辑的复杂性增加，晶体管成倍增加 逻辑门的设计 传输门逻辑 传输门逻辑电路 输入信号可以从栅极、源极、漏极输入 使用传输门构成传输门逻辑 传输门逻辑 a b s1 s2 c b b a a c b b a a c c=a=b 1 1 b 0 1 a 1 0 High-Z 0 0 c s1 s2 0 1 1 1 0 1 1 1 0 0 0 0 c b a 1 1 1 0 0 1 0 1 0 1 0 0 c b a MUX XOR XNOR 一般情况下，不使用S1=S2 通常栅控制极上采用反向信号 特点：需要的晶体管数目少 逻辑门的设计 NMOS传输门 C A B 基本的传输门 NMOS不能够正确 的传输高电平 2.5V 2.5V 2.5V 1.7V 1.7V 2.5V 2.5V 0.9V 1.7V 为了恢复全振幅，输出端用反向器驱动。 2.5V 电荷保持电路 A B Vdd-Vth （C：高电平） 2.5 0 0 2.5 0 2.5 ? 2.5 2.5 1.7 2.5 0 2.5 1.7 2.5 逻辑门的设计 IV1 n1 p1 1.传输高电平 节点n1电位升高，当电位大于反向器IV1的逻辑阈值时，反向器输出低电平，此低电平加在P1管上，P1管导通，n1的电位可以上升到VDD。 2.传输低电平 节点n1电位较低，当电位小于反向器IV1的逻辑阈值时，反向器输出高电平，此高电平加在P1管上，P1管截止，n1的电位保持传输来的低电平。 逻辑门的设计 PMOS传输门 A B Vth PMOS不能够正确 的传输低电平 A C B 基本的传输门 通常在传输固定的高电平时用 （C：低电平） 逻辑门的设计 CMOS传输门 A B A B 高电平、低电平都可以正确传输 但是、电路规模增大 基本的传输门 传输高电平时PMOS工作，传输低电平时NMOS工作 逻辑门的设计 信号传输延迟时间 信号传输的4种模式 1.栅控制端L?H, 漏极H, 源极L L?H H?L L 2.栅控制端L?H, 漏极L, 源极H L?H L?H H 3.栅控制端H, 漏极H?L, 源极H?L H H?L H?L 4.栅控制端H, 漏极L?H, 源极L?H H L?H L?H VDD-VTH VDD-VTH 与静态逻辑门相同 多数情况下漏源电压 较小，传输门晶体管 工作在非饱和区，可 将管子看作电阻。但是，由于高电平输出只能达到VDD-VTH,因此tPLH较大。 Vin R1 1 2 i-1 i n R2 Ri-1 Ri Rn C1 C2 Ci-1 Ci Cn 将晶体管作为电阻时： Elmore 近似公式 节点i的时定常数为：tDi=C1R1+C2(R2+R1)+……Ci(R1+R2+…+Ri) 传输门单元串联接续时，段数增加，延迟时间变大， 需要随处插入反向器。（通常串联接续段数控制在4内） 信号传输延迟时间 B=VDD, A=0?VDD A=VDD, B=0?VDD A=B=0?VDD Vout, V Vin, V A 0 B B F = A?B 0.5/0.25 0.5/0.25 0.5/0.25 1.5/0.25 传输门逻辑 F=AB A A B F=AB B B B AND/NAND A A B F=A+B B F=A+B B B OR/NOR A A F=A?B F=A?B B B XOR/XNOR A A 传输门逻辑 相同的电路结构，输入信号不同时，构成不同的逻辑功能 Y Y X X 传输门逻辑版图举例 X X 传输门逻辑举例 I1 I2 S O I1 I2 S O 2输入MUX S I1 I2 O 7Tr 8Tr 4输入MUX I1 I3 S O I1 I4 I1 I2 S 14Tr（静态逻辑） O O S