原创力文档- 1、本文档共31页，可阅读全部内容。
- 2、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
- 3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击 这里二次下载。
- 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
查看更多
数字逻辑与EDA设计 实验4
数字逻辑与EDA设计 实验4
1、 熟悉EDA工具的使用；仿真基本门电路。
2、 仿真组合逻辑电路。
3、 仿真时序逻辑电路。
4、 基本门电路、组合电路和时序电路的程序烧录及验证。
5、 数字逻辑综合设计仿真及验证。
实验报告
1、基本门电路
一、实验目的
1、了解基于Verilog的基本门电路的设计及其验证。
2、熟悉利用EDA工具进行设计及仿真的流程。
3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。
二、实验环境
Libero仿真软件。
三、实验内容
1、掌握Libero软件的使用方法。
2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。
3、参考教材中相应章节的设计代码、测试平台代码，完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。
4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86的综合结果，．．．．
以及相应的仿真结果。
四、实验结果和数据处理
1、所有模块及测试平台代码清单 ．．
//74HC00代码-与非
//
module HC00;
input [3:0]DataA,DataB;
output [3:0]Y;
assign Y=~;
endmodule
//74HC00测试平台代码
//
`timescale 1ns/1ns
module testbench;
reg [4:1] a,b;
wire [4:1] y;
HC00 u1;
initial
begin
a=4’b0000;b=4’b0001;
#10 b=b #10 b=b #10 b=b a=4’b1111;b=4’b0001;
#10 b=b #10 b=b #10 b=b end
endmodule
//74HC02代码-或非
module HC02;
input [4:1]A,B;
output [4:1]Y;
assign Y=~;
endmodule
//74HC04代码-非
module HC04;
input [4:1]A;
output [4:1]Y;
assign Y=~A;
endmodule
//74HC08代码-与
module HC08;
input [4:1]A,B;
output [4:1]Y;
assign Y=AB;
endmodule
//74HC32代码-或
module HC32;
input [4:1]A,B; output [4:1]Y;
assign Y=A|B;
reg [4:1] a,b;
wire [4:1] y; HC00 test; initial begina=4’b0000;b=4’b0001;#10 b=b end
endmodule
2、第一次仿真结果。 ．．
与非门：
3、综合结果。
与非门：
4、第二次仿真结果。回答输出信号是否有延迟，延迟时间约为多少？ ．．
与非门：
输出信号有延迟，延迟时间约为300ps
延迟300ps
5、第三次仿真结果。回答输出信号是否有延迟
文档评论（0）