ＣＰＬＤ在ＵＳＢ协议分析仪中的作用.docVIP

ＣＰＬＤ在ＵＳＢ协议分析仪中的作用 　　摘要：在USB协议分析仪中，CPLD利用自身硬件的优点，快速处理USB信号，把USB数据流转换成MCU数据包以供单片机接收，进行下一步的工作。 　　关键词：CPLD；信号；数据包 　　中图分类号：TP212文献标识码：A 文章编号：1009-3044(2008)34-1853-02 　　 　　CPLD是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。它具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格大众化等特点，可实现较大规模的电路设计，因此被广泛应用于产品的原型设计和产品生产之中。 　　CPLD是整个系统中非常关键的一个部件，它直接决定系统实现的成功与失败。如果CPLD设计有任何缺陷，就有可能导致整个系统性能变差，甚至完全失败。所以，CPLD这一部分必须认真分析需求，周密设计代码，合理仿真功能，力求最大限度地有效利用CPLD的功能。 　　CPLD的工作流程如下：打开集成开发软件(Xilinx的ISE)→画原理图、写硬件描述语言（Verilog）→编译→给出逻辑电路的输入激励信号，进行仿真，查看逻辑输出结果是否正确→进行管脚输入、输出锁定→生成代码→通过下载电缆将代码传送并存储在CPLD芯片中。 　　1 功能分析 　　CPLD接收从USB收发器收到的数据流，构建MCU数据包，然后输出MCU数据包至FIFO存储器，可以说CPLD就是一个成帧器。 　　为了能够准确地接收USB的数据流，CPLD中设置了一套去噪声模块。即使接收的数据中混入了一定的噪声，接收器也能正常工作。 　　要正确获得数据，首先要正确恢复时钟。低速USB的发送时钟为1.5MHz，全速USB的发送时钟为12MHz，CPLD也必须生成相应的接收时钟信号。为此，CPLD中设置了一个数字锁相环电路(DPLL)，该电路监视输入信号的变化，一旦发现信号出现了边沿，立即调整接收时钟的相位，确保与发送时钟同步，这实际上也就是保证了读取数据的准确性。 　　DPLL电路还输出一个数据抽样点，这个抽样点总是处于一个数据位的中心，在这个抽样点获得的数据是最准确的。 　　在抽样点处获得的数据送至串并转换器，当接收8个数据位后形成一个字节。这个字节将被保存在输出队列中准备发送到外部FIFO缓存。为了消除“位插入”产生的额外数据，CPLD中有一个“位计数器”，如果发现6个连续的“1”，自动消除其后的数据位。 　　在CPLD中，有一个有限状态机FSM，它指示用户USB总线的当前状态。该状态机共有4个状态，分别对应初始状态、SE0、空闲状态和接收状态。通过状态机，可以得知一个USB数据包的开始与结束，也可以得知USB数据包的传输速率，还可以知道每一个状态出现的绝对时间，通过换算，能够知道数据包的持续时间，还能够知道SE0是处于EOP中还是复位中。当发现USB数据包的开始(SOP)，立即把STX送入输出队列。STX是MCU数据包的开始，与SOP对应。一旦发现USB数据包结束，则把ETX 送入输出队列。ETX是MCU数据包的结束，与EOP对应。 　　在输出USB数据包的数据时，如果某一字节的数值正好等于STX、ETX或者Byte_Stuff，则在它们前面插入一个Byte Stuff。这也是一种插入技术，但它是面向字节的。 　　输出队列按照顺序保存要输出的数据，输出电路从输出队列中一个字节一个字节地读出数据，然后向外输出，每输出一个字节，就产生一个写入信号。 　　以上所有这些电路在复位信号有效时(Rst=0)都停止工作，设置为预置的值，如WR=1、 FSM=0。 　　对于输出电路来说，还有一个输出使能信号(OE)。当OE=0时，输出信号正常输出；当OE=1时，输出信号呈现高阻态。 　　CPLD中的所有电路都是同步的，都按照48MHz主振荡器的节拍工作。 　　2 功能实现 　　2.1 相位跟踪电路（DPLL） 　　DPLL(Digit Phase Lock Loop)是一种使得输出信号相位与输入信号相位保持一致的电路，也就是相位跟踪电路。当输入信号的相位发生变化时，输出信号的相位也跟着变化。DPLL根据用户USB总线的速率产生1.5MHz或12MHz数据接收时钟，接收时钟的相位跟踪输入信号的相位，二者始终保持一致，这就是数据时钟的恢复。根据数据接收时钟的相位，CPLD产生一个数据抽样信号，该信号指示在何处抽样，才能读取到正确的数据。 　　2.2 有限状态机（FSM）