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VHDL的数字频率计实现
5us转换为2s
library ieee;
use ieee.std_logic_1164.all;
entity fdiv is
port(clk:in std_logic;
q:out std_logic);
end fdiv;
architecture a of fdiv is
begin
process(clk)
variable cnt:integer range 0 to 199999;
variable ff: std_logic;
begin
if clkevent and clk=1 then
if cnt199999 then
cnt:=cnt+1;
else
cnt:=0;
ff:=not ff;
end if;
end if;
q=ff;
end process;
end a;
20MHz转换成1Hz
library ieee;
use ieee.std_logic_1164.all;
entity fdiv is
port(clk:in std_logic;
q:out std_logic);
end fdiv;
architecture a of fdiv is
begin
process(clk)
variable cnt:integer range 0 to 99999;
variable ff: std_logic;
begin
if clkevent and clk=1 then
if cnt99999 then
cnt:=cnt+1;
else
cnt:=0;
ff:=not ff;
end if;
end if;
q=ff;
end process;
end a;
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity counter10 is
Port ( clk : in STD_LOGIC;
clr : in STD_LOGIC;
en : in STD_LOGIC;
count : out STD_LOGIC_VECTOR (3downto 0);
cn_out : out STD_LOGIC);
end counter10;
architecture Behavioral of counter10 is
SIGNAL q:STD_LOGIC_VECTOR (3 downto 0);
begin
process(clk,clr,en)
begin
if clr=1 then q=0000;
elsif clkevent and clk=1 then
if en=1 then
if q9 then q=q+1;
else
q=0000;
end if;
end if;
end if;
end process;
process(q)
begin
if q=9 then
cn_out=1;
else
cn_out=0;
end if;
end process;
count=q;
end Behavioral;
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity load1 is
Port ( load : in STD_LOGIC;
din : in STD_LOGIC_VECTOR (23 downto 0);
dout : out STD_LOGIC_VECTOR (23 downto 0));
end load1;
architecture Behavioral of load1 is
begin
begin
if loadevent and load=1 then
dout=din;
end if;
end process;
end Behavioral;
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL
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