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基于边界扫描的测试技术 　　摘要:鉴于工程实践中对边界扫描技术的忽视,分析了它在实际使用中存在的误区,介绍了边界扫描接口的定义及其具体硬件结构,阐述了边界扫描的工作原理。并分析总结了其用于实际测试中的作用与优点,提出了对边界扫描测试进行优化时需要注意的方面,以利于更好地普及应用。 　　关键词:联合测试行动组;边界扫描;测试存取口;扫描链路;测试向量 　　中图分类号:TP206文献标识码:A 文章编号:1009-3044(2009)25-7295-03 　　Test Technology Based on Boundary Scan 　　CHEN Meng-dong, LIU Peng, ZHANG Hui-hua 　　(Jiangnan Institute of Computing Technology, Wuxi214083, China) 　　Abstract: Because of the neglect of boundary scan technology in project practice, the misapprehension in practical use is analysed. The definition of boundary scan interface, it’s hardware configuration and its detailed working principle are introduced. Also introduced is the usage and advantage in practice use. In order to populize it better, the aspects of optimizing it are discussed. 　　Key words: JTAG; boundary scan; test access port; scan link; test vector 　　联合测试行动组于1987 年提出了边界扫描技术, 并于1990 年被IEEE接纳, 形成了IEEE1149. 1 标准。边界扫描技术是一种非常有效的测试手段。目前使用的芯片中越来越多的cpu、epld、fpga、dsp以及一些专用芯片(如ATM层专用芯片)等提供符合IEEE1149.1的JTAG测试口。但是JTAG电路的设计并没有引起工程人员足够的重视,很多人不了解JTAG,对JTAG口的处理较为随意,对JTAG的使用存在误区,未能实现它应有的作用。 　　1 使用误区 　　过去形成的一些误解妨碍了边界扫描技术在测试中的应用,主要有以下几个方面需要注意 [1]。 　　1.1 成本 　　人们对于产品成本的增加非常敏感。实际上,为了实现边界扫描而增加的少量无源元件以及一个小型连接器的成本可通过测试开发时间的缩短弥补回来。支持边界扫描的数字IC可能会比不支持边界扫描的同样器件稍贵一点,但却可获得更方便的测试性、更小的电路板尺寸以及更低的服务和维修成本。 　　1.2 特殊器件 　　在并非每片IC 都支持边界扫描时,设计人员仍可利用边界扫描有效地完成对PCB的测试。只要设计中包括一些边界扫描器件,软件工具就可方便地测试电路板上的大部分器件。CPLD 或FPGA 有许多引脚,每个都可做为测试点,因此设计人员在电路板上已经拥有了数百个测试点。工具供应商提供的参考资料都给出了如何利用CPLD和FPGA实现边界扫描测试的说明。 　　1.3 软件 　　过去为了进行边界扫描测试,必须掌握边界扫描描述语言(BSDL),并花费数周的时间将设计转换为边界扫描测试向量。现在,测试开发工具可利用原理图和网表,再结合IC供应商提供的BSDL文件,即可快速生成测试向量。测试开发时间的缩短,也使原型制造过程中因重新进行PCB 布线而改变测试过程的时间也大大缩短。 　　1.4 空间 　　采用边界扫描测试技术可大量减少测试点,由此所节约的空间远远超过边界扫描器件所需要的空间。最终效果是设计所需要的空间减小,从而使电路板尺寸更小,层数更少。 　　2 边界扫描的硬件结构 　　JTAG标准的核心思想是在芯片管脚和芯片内部逻辑之间, 即紧挨元件的每个输入/ 输出引脚处增添移位寄存器组(因为这些移位寄存器组布置在IC元件的I/ O 引脚处,所以称为边界扫描单元或边界扫描寄存器),这些寄存器单元在相应指令的作用下读出输出引脚或输入引脚的状态,可进行芯片级、板级互联甚至系统级的测试。 　　JTAG为边界扫描结构定义了测试存取口TAP(test acess port)、TAP 控制器、测试数据寄存器和指令寄存器4个基本的硬件单元。其中,测试数据寄存器包括边界扫描寄存器、器件鉴别寄存器