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RAM的实验 实验目的 了解通过Quartus调用Modelsim的方法，利用Modelsim仿真Quartus中的程序。 实验内容 用Quartus调用Modelsim完成门级仿真和RTL仿真 代码分析 本程序让计数器包含一个时钟使能，同时时钟使能出现的间隔变化，并用一个可变模（计数最大值 + 1）的计数器，改变它的模，然后把进位输出作为时钟使能。 在主模块中首先定义了所有的输入输出接口和线。 module filter_tb( ClkEn, clk_50M, FreqWord, Phase, dds_out, filter_out ); input ClkEn; input clk_50M; input [23:0] FreqWord; input [23:0] Phase; output [11:0] dds_out; output [11:0] filter_out; wire SYNTHESIZED_WIRE_0; wire [11:0] SYNTHESIZED_WIRE_1; assign dds_out = SYNTHESIZED_WIRE_1; assign SYNTHESIZED_WIRE_0 = 0; 然后调用dds模块和FIR_Hamming_13Taps_LP_0d250模块 dds b2v_inst( .Clock(clk_50M), .ClkEn(ClkEn), .FreqWord(FreqWord), .PhaseShift(Phase), .Out(SYNTHESIZED_WIRE_1)); defparam b2v_inst.DATA_W = 12; defparam b2v_inst.PHASE_W = 24; defparam b2v_inst.TABLE_AW = 12; FIR_Hamming_13Taps_LP_0d250 b2v_inst1( .Clock(clk_50M), .ClkEn(ClkEn), .AsyncRst(SYNTHESIZED_WIRE_0), .In(SYNTHESIZED_WIRE_1), .Out(filter_out)); dds模块中同样先定义了所有的输入输出接口： module dds #( parameter PHASE_W = 24, parameter DATA_W = 16, parameter TABLE_AW = 12 ) ( input [PHASE_W - 1 : 0] FreqWord, input [PHASE_W - 1 : 0] PhaseShift, input Clock, input ClkEn, output signed [DATA_W - 1 : 0] Out ) ; reg signed [DATA_W - 1 : 0] sinTable[2 ** TABLE_AW - 1 : 0]; // Sine table ROM reg [PHASE_W - 1 : 0] phase; // Phase Accumulater wire [PHASE_W - 1 : 0] addr = phase + PhaseShift; // Phase Shift assign Out = sinTable[addr[PHASE_W - 1 : PHASE_W - TABLE_AW]]; // Look up the table 然后用SineTable.dat文件对sineTable进行初始化，并把FreqWord作为可变模 initial begin phase = 0; $readmemh(SineTable.dat, sinTable); // Initialize the ROM end always@(posedge Clock) begin if(ClkEn) phase = phase + FreqWord; end endmodule 实验步骤 新建一个工程，设置工程目录、工程名和顶层模块名 选择已有文件，将两个设计文件复制到工程目录下，然后选择它们 选择器件 选择第三方工具，这里将第三方仿真工具设置为ModelSim-AE Assignments - Device中，Device and Pin Option中，Voltage标签，修改默认IO电平 Dual-Purpose Pins标签 Unused Pins标签，未使用的Pin设置为输入 新建顶层文件 为两个verilog文件创建原理图符号，在原理图文件中添加它们