第一章节FPGA系统设计基础1.1和1.2小节幻灯片.ppt

文字编辑器在系统级设计中用来编辑硬件系统的描述语言如VHDL和Verilog-HDL，在其他层次用来编辑电路的硬件描述语言文本如SPICE的文本输入。 图形编辑器用于硬件设计的各个层次。在版图级，图形编辑器用来编辑表示硅工艺加工过程的几何图形。在高于版图层次的其他级，图形编辑器用来编辑硬件系统的方框图、原理图等。典型的原理图输入工具包括基本单元符号库（基本单元的图形符号和仿真模型）、原理图编辑器的编辑功能、产生网表的功能3个组成部分。 仿真器又称模拟器，用来帮助设计者验证设计的正确性。在硬件系统设计的各个层次都要用到仿真器。在数字系统设计中，硬件系统由数字逻辑器件以及它们之间的互连来表示。仿真器的用途是确定系统的输入/输出关系，所采用的方法是把每一个数字逻辑器件映射为一个或几个过程，把整个系统映射为由进程互连构成的进程网络，这种由进程互连组成的网络就是设计的仿真模型。 检查/分析工具在集成电路设计的各个层次都会用到。在版图级，采用设计规则检查工具来保证版图所表示的电路能被可靠地制造出来。在逻辑门级，检查/分析工具用来检查是否有违反扇出规则的连接关系。时序分析器用来检查电路中的最大和最小延时。 优化/综合工具可以将硬件的高层次描述转换为低层次描述，也可以将硬件的行为描述转换为结构描述，转换过程通常伴随着设计的某种改进。如在逻辑门级，可用逻辑最小化来对布尔表达式进行简化。在寄存器级，优化工具可用来确定控制序列和数据路径的最优组合。 2. 现代数字系统的设计方法 现代数字系统的设计采用“ Top→down”（自顶向下）设计方法，设计步骤如右边图1.2.1所示。 在“ Top→down”（自顶向下）的设计方法中，设计者首先需要对整个系统进行方案设计和功能划分，拟订采用一片或几片专用集成电路ASIC来实现系统的关键电路，系统和电路设计师亲自参与这些专用集成电路的设计，完成电路和芯片版图，再交由IC工厂投片加工，或者采用可编程ASIC（例如 CPLD和 FPGA）现场编程实现。 在“ Top→down”（自顶向下）的设计中， 行为设计确定该电子系统或VLSI芯片的功能、性能及允许的芯片面积和成本等。 结构设计根据系统或芯片的特点，将其分解为接口清晰、相互关系明确、尽可能简单的子系统，得到一个总体结构。这个结构可能包括算术运算单元、控制单元、数据通道、各种算法状态机等。 逻辑设计把结构转换成逻辑图，设计中尽可能采用规则的逻辑结构或采用经过考验的逻辑单元或模块。 电路设计将逻辑图转换成电路图，一般都需进行硬件仿真，以最终确定逻辑设计的正确性。 版图设计将电路图转换成版图，如果采用可编程器件就可以在可编程器件的开发工具时进行编程制片。 利用HDL语言，采用“ Top→down”（自顶向下）设计方法的设计系统硬件电路，一般分为三个步骤，如图1.2.2所示。 图1.2.2 “ Top→down”（自顶向下）设计系统硬件的过程 ①行为描述： 对系统进行行为描述的目的是在系统设计的初始阶段，通过对系统行为描述的仿真来发现系统设计中存在的问题。在行为描述阶段，考虑的是系统的结构及其工作过程是否能达到系统设计规格书的要求，并不考虑其实际的操作和算法用什么方法来实现。 ②寄存器传输描述RTL （又称数据流描述）将行为方式描述的HDL程序，采用RTL方式描述，导出系统的逻辑表达式，再用仿真工具对RTL方式描述的程序进行仿真。如果仿真通过，就可以利用逻辑综合工具进行综合了。 ③逻辑综合 利用逻辑综合工具，将RTL方式描述的程序转换成用基本逻辑元件表示的文件（门级网络表），也可将综合结果以逻辑原理图方式输出。此后再对逻辑综合结果在门电路级上进行仿真，并检查定时关系，如果一切正常，那么系统的硬件设计基本结束。 利用HDL语言，采用“ Top→down”（自顶向下）设计方法具有以下优点： ①每一步都可以进行仿真，可在设计过程发现问题，大大缩短系统的设计周期，降低费用，使电路设计更趋合理，其体积和功耗也可减小。 ②可免除编写逻辑表达式或真值表的过程，使设计难度大幅度下降，从而可以缩短设计周期。 ③设计系统硬件电路时，可以将HDL语言编写的源程序转换成电原理图形式输出，降低了硬件电路设计难度。 ④用HDL语言的源程序作为归档文件资料量小，便于保存，可继承性好。 1.2.2 优秀FPGA设计的重要特征 可读性 可重复性 可测性 1. 可读性 可读性好要求： ①FPGA设计的原理图和硬件描述语言设计应该包含有足够详细的注释； ②每张原理图之间的关系以及硬件描述的模块之间的互连关系的详细说明； ③各个模块的详细说明。 2. 可重复性 可重复性要求： FPGA设计应该保证如果不同的设计者从不同部位开始，并重新进行布局布