[信息与通信]2003ASIC设计——2.pptVIP

专用集成电路设计 第二讲 第二讲 MOS器件与电路基础 2.1 MOS晶体管基础 2.1.1 MOS晶体管结构及基本工作原理 MOSFET是Metal-Oxide-Silicon Field Effect Transistor的英文缩写，平面型器件结构，按照导电沟道的不同可以分为NMOS和PMOS器件。 2.2 CMOS逻辑部件 2.2.1 CMOS倒相器设计 CMOS倒相器是CMOS门电路中最基本的逻辑部件，大多数的逻辑门电路均可通过等效倒相器进行基本设计，再通过适当的变换，完成最终的逻辑门电路中具体晶体管尺寸的计算。所以，基本倒相器的设计是逻辑部件设计的基础。 等效倒相器设计方法 根据晶体管的串并关系，再根据等效倒相器中相应晶体管的尺寸，直接获得与非门中各晶体管的尺寸的设计方法。 2.2.3 其他CMOS逻辑门 逻辑到器件的设计方法一、变换 变换目的：求得Z和～Z关于输入的独立表达式 Z＝f(~A, ~B) ~Z=f(A, B) 由Z变换到~Z或~ Z变换到Z的方法 条件： 各输入信号独立 方法： 各输入信号取反 与?或，或?与 例: 若 Z=~(A*B) 则 ~Z=A*B Z=~A+~B 若 Z=~(A+B*C+D*E) 则 ~Z=A+B*C+D*E Z=~A*(~B+~C)*(~D+~E) 二、规则 Z由PMOS管实现，栅输入为~A和~B； ~Z由NMOS管实现，栅输入为A和B。 与?串联 或?并联 PMOS和NMOS上下合并，连接处输出 例: 与非门：Z=~(A*B) 或非门：Z=~(A+B) Z=~A+~B Z=~A*~B ~Z=A*B ~Z=A+B 例： 与或非门：Z=~(A+B*C+D*E) Z=~A*(~B+~C)*(~D+~E) ~Z=A+B*C+D*E 练习 画出下列逻辑关系的电路结构 Z=A*~B Z=A*(B+~C) Z=~(A*B+C*(~B+D)) 写出下列电路的逻辑函数 3. 传输门  判断源极和漏极位置的基本原则 电流流向： NMOS管：电流从漏流向源 低电平完全传输 PMOS管：电流从源流向漏 高电平完全传输 CMOS或与非门 2. 异或门 同或门（异或非门） NMOS传输门和PMOS传输门 CMOS传输门 4. 三态门 2.2.4 D触发器 2.2.5 内部信号的分布式驱动结构 2.3 MOS集成电路工艺基础 2.3.1 基本的集成电路加工工艺 1. 光刻与刻蚀工艺 掺杂工艺 氧化及热处理 4. 气相沉积工艺 2.3.2 CMOS工艺的主要流程 （a）初始氧化 （b）一次光刻和离子注入硼 （c）退火和杂质再分布 * * 衬底掺杂浓度 栅材料与衬底的功函数差 栅氧化层中固定电荷数 单位面积栅电容值(Q=C*U) 在实际的工艺中，往往采用离子注入技术调整器件衬底的表面掺杂浓度来调整器件的阈值电压的数值。 2.1.3 MOS晶体管的电流-电压方程 2.1.2 MOS晶体管的阈值电压VT (2.1) (2.2) (2.3) NMOS的导电因子 NMOS的本征导电因子 电子迁移率 介电常数 栅氧化层的厚度 沟道宽度 沟道长度 器件的宽长比 2.1.4 MOS器件的平方律转移特性 2.1.5 MOS晶体管的跨导g m 非饱和区 饱和区 2.1.6 MOS器件的直流导通电阻 非饱和区 饱和区 线性区 2.1.7 MOS器件的交流电阻 非饱和区 线性区 饱和区 如果不考虑MOS晶体管的沟道长度调制效应，MOS晶体管在饱和区的交流电阻应该是无穷大。实际上，由于沟道长度调制效应的作用，rd 的数值一般在10k~500k欧姆之间 2.1.8 MOS器件的最高工作频率 定义：当对栅极输入电容CGC的充放电电流和漏源电流的数值相等时，所对应的工作频率为MOS器件的最高工作频率。 当变化的电流全部用于对沟道电容充放电时 所以 栅极输入电容正比于栅区面积乘单位面积栅电容，即 所以 最高工作频率与MOS器件的沟道长度的平方成反比，减小沟道长度L可有效地提高工作频率。 2.1.9 MOS器件的衬底偏置效应 处于反偏的PN结的耗尽层将展宽。 当衬底与源处于反偏时，也将使衬底中的耗尽区变厚，使得耗尽层中的固定电荷数增加。由于栅电容两边电荷守衡，所以，在栅上电